一种三维相变存储器的制造方法及三维相变存储器与流程

1.本发明涉及三维存储器技术领域，尤其涉及一种三维相变存储器的制造方法及三维相变存储器。


背景技术：

2.存储器(memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3d)存储器应运而生。
3.为获得高存储密度，三维存储器通常设置为包括多层堆叠的结构，复杂的堆叠结构对于对准工艺有着更高的要求。因此，如何优化多层堆叠三维存储器的对准工艺，成为三维存储器领域的重要研究方向。


技术实现要素：

4.有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器的制造方法及三维相变存储器。
5.为达到上述目的，本发明的技术方案是这样实现的：
6.本发明实施例提供了一种三维相变存储器的制造方法，所述方法包括：
7.提供半导体结构，所述半导体结构包括存储区和对准区，所述存储区包括沿第三方向依次层叠分布的下层第一导电线和下层相变存储单元结构体，所述下层第一导电线与所述下层相变存储单元结构体沿与所述第三方向垂直的第一方向延伸；
8.在所述对准区内形成第一沟槽；
9.沉积下层第二导电线材料层，所述下层第二导电线材料层覆盖所述半导体结构的表面并填充所述第一沟槽；
10.沿与所述第一方向相交的第二方向刻蚀所述下层相变存储单元结构体和所述下层第二导电线材料层，以在所述存储区形成下层相变存储单元和沿第二方向延伸的下层第二导电线，并在所述第一沟槽内形成第一对准标记凹槽。
11.上述方案中，所述第一沟槽的深度大于或等于20nm。
12.上述方案中，所述第一对准标记凹槽的宽度的大于或等于1μm。
13.上述方案中，刻蚀所述下层相变存储单元结构体和所述下层第二导电线材料层之后，所述方法还包括：生长上层第一导电线材料层和上层相变存储单元材料叠层，所述上层第一导电线材料层和上层相变存储单元材料叠层在所述第一对准标记凹槽处形成凹陷，所述凹陷构成第一对准标记。
14.上述方案中，生长上层第一导电线材料层和上层相变存储单元材料叠层之后，所述方法还包括：以所述第一对准标记作为对准基点刻蚀位于对准区的所述上层相变存储堆叠材料层、上层第一导电线材料层与所述半导体结构，形成第二沟槽，所述第二沟槽构成第二对准标记。
15.上述方案中，在形成第二沟槽之后，所述方法还包括：以所述第二对准标记作为对准基点刻蚀位于存储区的所述上层相变存储堆叠材料和上层第一导电线材料层，形成沿第二方向延伸的上层相变存储单元结构体和上层第一导电线；
16.上述方案中，形成沿第二方向延伸的上层相变存储单元结构体和上层第一导电线之后，所述方法还包括：沉积上层第二导电线材料层；沿第一方向刻蚀位于存储区的所述上层相变存储单元结构体和所述上层第二导电线材料层；以形成上层相变存储单元和沿第一方向延伸的上层第二导电线。
17.上述方案中，生长上层第一导电线材料层和上层相变存储单元材料叠层之前，还包括：在所述半导体结构上形成介质层，所述介质层填充所述下层相变存储单元之间的空隙。
18.上述方案中，所述半导体结构还包括接触件沟槽；在所述半导体结构上形成下层第二导电线材料层之前，还包括：在所述接触件沟槽内填充导电材料层。
19.本发明实施例还提供了一种三维相变存储器，所述三维相变存储器采用上述任一项所述的方法制成。
20.本发明实施例提供的三维相变存储器的制造方法及三维相变存储器，其中，所述制造方法包括：提供半导体结构，所述半导体结构包括存储区和对准区，所述存储区包括沿第三方向依次层叠分布的下层第一导电线和下层相变存储单元结构体，所述下层第一导电线与所述下层相变存储单元结构体沿与所述第三方向垂直的第一方向延伸；在所述对准区内形成第一沟槽；沉积下层第二导电线材料层，所述下层第二导电线材料层覆盖所述半导体结构的表面并填充所述第一沟槽；沿与所述第一方向相交的第二方向刻蚀所述下层相变存储单元结构体和所述下层第二导电线材料层，以在所述存储区形成下层相变存储单元和沿第二方向延伸的下层第二导电线，并在所述第一沟槽内形成第一对准标记凹槽。本发明实施例通过在对准区先形成第一沟槽，然后再沉积底部字线材料层填充所述第一沟槽，并在所述第一沟槽内形成第一对准标记凹槽。有效提高了第一沟槽内的下层第二导电线材料层的厚度，从而提高了后续形成的第一对准标记凹槽的质量，避免后续工艺对第一对准标记凹槽的破坏，增大了器件结构之间的对准工艺窗口，改善了对准偏差的问题。
21.本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
22.图1为本发明实施例提供的三维相变存储器的制造方法流程框图；
23.图2a至图2j为本发明实施例提供的三维相变存储器在制备过程中的器件结构图；
24.图3为多个第一对准标记凹槽构成的对准标记图案。
25.附图标记：
26.20-衬底；20a-存储区；20b-对准区；21-第一层间填充层；22-第二层间介质层；23-接触插塞；24-绝缘层；25-下层第一导电线；25
’‑
下层第一导电线材料层；26-下层相变存储单元；26
’‑
下层相变存储单元材料层；26
”‑
下层相变存储单元结构体，261-下层第一电极；261
’‑
下层第一电极材料层；262-下层选通层；262
’‑
下层选通材料层；263-下层第二电极；263
’‑
下层第二电极材料层；264-下层相变存储层；264
’‑
下层相变存储材料层；265-下层第
三电极层；265
’‑
下层第三电极材料层；27-下层第二导电线；27
’‑
下层第二导电线材料层；28-第一沟槽；281-第一对准标记凹槽；282-第一对准标记；283-第二对准标记；29-接触件沟槽；291-导电材料层；30-介质层；31-上层第一导电线；31
’‑
上层第一导电线材料层；32-上层相变存储单元；32
’‑
上层相变存储堆叠材料；32
”‑
上层相变存储单元结构体；321-上层第一电极；321
’‑
上层第一电极材料层；322-上层选通层；322
’‑
上层选通材料层；323-上层第二电极；323
’‑
上层第二电极材料层；324-上层相变存储层；324
’‑
上层相变存储材料层；325-上层第三电极层；325
’‑
上层第三电极材料层；33-上层第二导电线。
具体实施方式
27.下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
28.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
29.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
30.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
31.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
32.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、
元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
33.在一些相关技术中，多层堆叠的三维相变存储器中属于不同层的存储单元在垂直方向上是彼此对齐的，顶部单元字线也需要与底部单元字线对齐，上述对齐需要在三维相变存储器的制备工艺中引入对准标记来实现。
34.然而，上述相关技术中，基于工艺以及设计方面考虑，底部单元字线的厚度不能太厚，这导致基于底部单元字线形成的对准标记凹槽的深度低、质量差，在经过后续刻蚀以及平面化等工艺后，往往会对对准标记凹槽形成致命磨损，对准标记凹槽无法有效记录底部单元字线的位置信息，从而无法实现上下层器件结构之间的对准。
35.基于此，提出了本发明实施例的以下技术方案：
36.本发明实施例提供了一种三维相变存储器的制造方法，具体请参见图1。
37.如图所示，所述方法包括以下步骤：
38.步骤101、提供半导体结构，所述半导体结构包括存储区和对准区，所述存储区包括沿第三方向依次层叠分布的下层第一导电线和下层相变存储单元结构体，所述下层第一导电线与所述下层相变存储单元结构体沿与所述第三方向垂直的第一方向延伸；
39.步骤102、在所述对准区内形成第一沟槽；
40.步骤103、沉积下层第二导电线材料层，所述下层第二导电线材料层覆盖所述半导体结构的表面并填充所述第一沟槽；
41.步骤104、沿与所述第一方向相交的第二方向刻蚀所述下层相变存储单元结构体和所述下层第二导电线材料层，以在所述存储区形成下层相变存储单元和沿第二方向延伸的下层第二导电线，并在所述第一沟槽内形成第一对准标记凹槽。
42.本发明实施例通过在对准区先形成第一沟槽，然后再沉积底部字线材料层填充所述第一沟槽，并在所述第一沟槽内形成第一对准标记凹槽。有效提高了第一沟槽内的下层第二导电线材料层的厚度，从而提高了后续形成的第一对准标记凹槽的质量，避免后续工艺对第一对准标记凹槽的破坏，增大了器件结构之间的对准工艺窗口，改善了对准偏差的问题。
43.下面结合附图2a-2j对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。
44.所述方法开始于步骤101，如图2b所示，提供半导体结构，所述半导体结构包括存储区20a和对准区20b，所述存储区20a包括沿第三方向依次层叠分布的下层第一导电线25和下层相变存储单元结构体26”，所述下层第一导电线25与所述下层相变存储单元结构体26”沿与所述第三方向垂直的第一方向延伸。
45.在一些实施例中，如附图2a所示，所述提供半导体结构，包括：提供衬底20，在所述衬底的上方形成下层第一导电线材料层25’和下层相变存储单元材料层叠层26’；沿第一方向刻蚀所述下层第一导电线材料层25’和下层相变存储单元材料层26’，以形成沿第一方向延伸的下层第一导电线25和下层相变存储单元结构体26”。图2a和图2b为沿第二方向视角的平面图，应当理解的是，在立体空间中，下层第一导电线25和下层相变存储单元结构体26”呈墙体状沿第一方向延伸。
46.这里，所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(si)衬底、锗(ge)衬底)、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。所述下层第一导电线可以作为位线使用，所述下层第一导电线的材料包括但不限于钨、钻、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合。
47.在一些实施例中，所述对准区20b与所述存储区20a相邻设置。在实际工艺中，所述半导体结构形成在晶圆上，可以包括多个存储区20a及多个对准区20b，在后续工艺中，对准区将被从晶圆上切割去除，且所述存储区20a将被分离成多个单个的器件。在一些实施例中，所述对准区20b还可以呈环状，所述对准区20b围绕所述存储区20a设置。
48.在一实施例中，所述半导体结构还包括位于所述衬底20上的绝缘层24，所述下层第一导电线材料层25’和下层相变存储单元材料层叠层26’位于所述绝缘层24内，所述绝缘层24的材料包括但不限于正硅酸乙酯(teos)、二氧化硅、氮化硅或氮氧化硅等绝缘材料。
49.在一实施例中，所述半导体结构还包括位于所述衬底20与所述绝缘层24之间的第一层间介质层21和第二层间介质层22，所述第二层间介质层22位于所述第一层间介质层21上。在一具体实施例中，所述第一层间介质层21内设置有多个互连线211，所述第二层间介质层22用于保护所述互连线211。在一更具体的实施例中，至少一个所述互连线211通过接触插塞23与所述下层第一导电线25电连接。这里，所述第一层间介质层21的材料和所述绝缘层24的材料可以相同。所述第二层间介质层22的材料可以包括氮化硅。所述互连线211的材料可以包括钨、钴、铜、铝、石墨烯或碳纳米管等导电材料。所述接触插塞23的材料可以包括但不限于钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任意组合。
50.在一实施例中，所述下层相变存储单元材料层叠层26’可以包括沿第三方向依次层叠分布的下层第一电极材料层261’、下层选通材料层262’、下层第二电极材料层263’、下层相变存储材料层264’和下层第三电极材料层265’。所述下层第一电极材料层261’、下层选通材料层262’、下层第二电极材料层263’、下层相变存储材料层264’和下层第三电极材料层265’分别用于形成下层第一电极261、下层选通层262、下层第二电极263、下层相变存储层264和下层第三电极层265。所述下层第一电极材料层261’、所述下层第二电极材料层263’和所述下层第三电极材料层265’的材料可以相同。在一具体实施例中，所述下层第一电极材料层261’、所述下层第二电极材料层263’和所述下层第三电极材料层265’的材料包括碳材料，例如非晶碳或碳纳米管。所述下层选通材料层262的材料可以包括任何适当的双向阈值开关(ots)材料，例如zn
x
tey、ge
x
tey、nb
x
oy、si
x
asytez等。所述下层相变存储材料层264’的材料可以是基于硫属元素化物的合金，例如gst(ge-sb-te)合金，或者任何其他适合的相变材料。
51.在一实施例中，所述下层相变存储单元材料层叠层26’还包括位于所述下层第一电极材料层261’下表面的粘接层(未图示)、位于所述下层第三电极材料层上表面的粘接层，位于所述下层第二电极材料层263’和所述下层相变存储材料层264’之间的阻挡层(未图示)，以及位于所述下层相变存储材料层264’和所述下层第三电极材料层265’之间的阻挡层(未图示)。所述粘接层(未图示)的材料包括金属氮化物，例如，氮化钨或氮化钛。所述阻挡层的材料包括钨、钽、氮化钛等导电材料。
52.上述各层使用一种或多种薄膜沉积工艺形成；具体地，各层结构的形成工艺包括但不限于化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺、原子层沉积(ald)工艺或其组合。
53.接下来，如附图2c所示，执行步骤102，在所述对准区内形成第一沟槽。在实际操作中，在形成第一沟槽之前，还可以采用填充材料填充所述相变存储单元结构体26”之间的空隙。
54.在一些实施例中，所述第一沟槽的深度大于或等于20nm，示例性的例如可以为35nm、75nm或95nm。如此，在后续沉积下层第二导电线材料层后，可有效提高下层第二导电线材料层的厚度，从而提高后续形成的第一对准标记凹槽的质量。在实际操作中，所述第一沟槽的深度可以为30nm-60nm，在上述的深度范围内，后续形成的第一对准标记凹槽更加不容易被后工艺所破坏，且能够获得明显的衬度以便于提高对准精度。在一些具体实施例中，所述第一沟槽的深度小于或等于100nm，如此，在后续沉积下层第二导电线材料层时，能够容易填满所述第一沟槽，不易在第一沟槽中产生空隙，以至于降低后续形成的第一对准标记的质量。
55.接下来，如附图2d所示，执行步骤103，沉积下层第二导电线材料层27’，所述下层第二导电线材料层27’覆盖所述半导体结构的表面并填充所述第一沟槽28。所述下层第二导电线材料层27’的材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。一些具体实施例中，所述下层第二导电线材料层27’的材料为钨。
56.在一些实施例中，位于存储区上方的下层第二导电线材料层的厚度小于或等于50nm。示例性的，下层第二导电线材料层的厚度范围例如可以为20nm-45nm，更具体的，例如为34nm或28nm。所述下层第二导电线材料层用于形成下层第二导电线，所述下层第二导电线可以作为字线使用，基于工艺以及设计方面考虑，下层第二导电线材料层的厚度不能太厚。过厚的下层第二导电线材料层对刻蚀影响较大，较薄的下层第二导电线材料层散热效果好且制造成本低。
57.在一些实施例中，如附图2c所示，所述半导体结构还包括接触件沟槽29；在所述半导体结构上形成下层第二导电线材料层之前，还包括：在所述接触件沟槽内填充导电材料层291。填充导电材料层以形成接触件，所述接触件用于电连接下层第二导电线和相关器件。在一些实施例中，所述接触件还包括位于接触件沟槽顶部的粘接层(未图示)。
58.在一些实施例中，所述接触件沟槽与所述第一沟槽利用同一道工艺同时形成。如此节约了一道掩膜，降低成本，有效提高生产效率。
59.在一些实施例中，在所述接触件沟槽内填充导电材料层，包括：在所述半导体结构上沉积导电材料层，平面化所述导电材料层使得所述下层相变存储单元结构体与所述导电材料层齐平。这里，可通过物理气相沉积或者化学气相沉积等方式填充导电材料层，所述导电材料层的材料可以与下层第二导电线材料层的材料相同。在实际操作中，所述平面化包括化学机械抛光工艺、回刻蚀工艺或其组合。
60.最后，执行步骤104，参见附图2e，沿与所述第一方向相交的第二方向刻蚀所述下层相变存储单元结构体26”和所述下层第二导电线材料层27’，以在所述存储区形成下层相变存储单元26和沿第二方向延伸的下层第二导电线27，并在所述第一沟槽28内形成第一对准标记凹槽281。在实际操作中，所述第一对准标记凹槽与所述下层第二导电线满足预设的
特定位置关系，所述第一对准标记沟槽在后续工艺中用于形成对准标记。在实际操作中，所述第一方向与所述第二方向可以相交，在一些具体实施例中，可以相互垂直。具体的，所述下层第一电极材料层261’、下层选通材料层262’、下层第二电极材料层263’、下层相变存储材料层264’和下层第三电极材料层265’分别形成下层第一电极261、下层选通层262、下层第二电极263、下层相变存储层264和下层第三电极层265。
61.在一实施例中，所述第一对准标记凹槽281的数量为多个，多个所述第一对准标记凹槽281可以构成多个本技术领域常用的任何一种对准标记图案。在一具体实施例中，多个所述第一对准标记凹槽281构成多个如图3所示的对准标记图案。在一些实施例中，多个沿第一方向延伸的第一对准标记凹槽281等间距平行排列。在其他实施例中，多个沿第二方向延伸的第一对准标记凹槽281等间距平行排列。参见附图3，在实际操作中，所述对准标记图案可以包括多个沿第一方向延伸和沿第二方向延伸的第一对准标记凹槽281。
62.在一实施例中，所述第一对准标记凹槽的宽度大于或等于1μm。示例性的，第一对准标记凹槽的宽度范围例如可以为1.5μm-3μm，更具体的，例如为1.75μm或2.5μm。第一对准标记凹槽的宽度过窄，在后续沉积上层第一导电线材料层和上层相变存储单元材料叠层后，不易形成凹陷，不利于形成第一对准标记，同时提高凹槽宽度能够获得明显的衬度以便于提高对准精度。
63.在一实施例中，参见附图2f和附图2g，刻蚀所述下层相变存储单元结构体和所述下层第二导电线材料层之后，所述方法还包括：生长上层第一导电线材料层31’和上层相变存储单元材料叠层32’，所述上层第一导电线材料层31’和上层相变存储单元材料叠层32’在所述第一对准标记凹槽281处形成凹陷，所述凹陷构成第一对准标记282。如此，所述第一对准标记凹槽的位置信息通过所述凹陷被转移至所述上层相变存储单元材料叠层上。
64.在一实施例中，如附图2f所示，生长上层第一导电线材料层和上层相变存储单元材料叠层之前，还包括：在所述半导体结构上形成介质层30，所述介质层30填充所述下层相变存储单元26之间的空隙。这里，介质层30可以与绝缘层24的材料相同，为后续生长上层第一导电线材料层作支撑。
65.在一实施例中，所述上层相变存储单元材料层叠层32’可以包括沿第三方向依次层叠分布的上层第一电极材料层321’、上层选通材料层322’、上层第二电极材料层323’、上层相变存储材料层324’和上层第三电极材料层325’。所述上层第一电极材料层321’、上层选通材料层322’、上层第二电极材料层323’、上层相变存储材料层324’和上层第三电极材料层325’分别用于形成上层第一电极321、上层选通层322、上层第二电极323、上层相变存储层324和上层第三电极层325。所述上层第一电极材料层321’、所述上层第二电极材料层323’和所述上层第三电极材料层325’的材料可以相同。在一具体实施例中，所述上层第一电极材料层321’、所述上层第二电极材料层323’和所述上层第三电极材料层325’的材料包括碳材料，例如非晶碳或碳纳米管。所述上层选通材料层262的材料可以包括任何适当的双向阈值开关(ots)材料，例如zn
x
tey、ge
x
tey、nb
x
oy、si
x
asytez等。所述上层相变存储材料层324’的材料可以是基于硫属元素化物的合金，例如gst(ge-sb-te)合金，或者任何其他适合的相变材料。
66.在一实施例中，所述上层相变存储单元材料层叠层32’还包括位于所述上层第一电极材料层321’上表面的粘接层(未图示)、位于所述上层第三电极材料层325’上表面的粘
接层，位于所述上层第二电极材料层323’和所述上层相变存储材料层324’之间的阻挡层(未图示)，以及位于所述上层相变存储材料层324’和所述第三上层电极材料层325’之间的阻挡层(未图示)。所述粘接层(未图示)的材料包括金属氮化物，例如，氮化钨或氮化钛。所述阻挡层的材料包括钨、钽、氮化钛等导电材料。
67.上述各层使用一种或多种薄膜沉积工艺形成；具体地，各层结构的形成工艺包括但不限于化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺、原子层沉积(ald)工艺或其组合。
68.在一实施例中，如附图2h所示，生长上层第一导电线材料层和上层相变存储单元材料叠层之后，所述方法还包括：以所述第一对准标记282作为对准基点刻蚀位于对准区的所述上层相变存储堆叠材料层32’、上层第一导电线材料层31’与所述半导体结构，形成第二沟槽，所述第二沟槽构成第二对准标记283。如此，后续可利用第二对准标记和下层第二导电线已知的相对位置关系，以形成与下层第二导电线对准的上层第一导电线。
69.在一实施例中，如附图2i所示，形成第二沟槽之后，所述方法还包括：以所述第二对准标记283作为对准基点刻蚀位于存储区的所述上层相变存储堆叠材料32’和上层第一导电线材料层31’，形成沿第二方向延伸的上层相变存储单元结构体32”和上层第一导电线31。工艺执行至此，通过本发明改进的高质量的第一对准标记凹槽，可以提高对准工艺的窗口，使得上层第一导电线和下层第二导电线一一对准。这里，上层第一导电线与下层第二导电线共同作为字线使用。
70.在一实施例中，如附图2j所示，形成沿第二方向延伸的上层相变存储单元结构体和上层第一导电线之后，所述方法还包括：沉积上层第二导电线材料层；沿第一方向刻蚀位于存储区的所述上层相变存储单元结构体32”和所述上层第二导电线材料层；以形成上层相变存储单元32和沿第一方向延伸的上层第二导电线33。具体的，所述上层第一电极材料层321’、上层选通材料层322’、上层第二电极材料层323’、上层相变存储材料层324’和上层第三电极材料层325’分别形成上层第一电极321、上层选通层322、上层第二电极323、上层相变存储层324和上层第三电极层325。这里，所述上层第二导电线可以作为位线使用，所述上层第二导电线的材料包括但不限于钨、钻、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合。
71.本发明还提供了一种三维相变存储器，所述三维相变存储器采用上述任一项所述的方法制成。
72.可以看出，本发明实施例通过在对准区先形成第一沟槽，然后再沉积底部字线材料层填充所述第一沟槽，并在所述第一沟槽内形成第一对准标记凹槽。有效提高了第一沟槽内的下层第二导电线材料层的厚度，从而提高了后续形成的第一对准标记凹槽的质量，避免后续工艺对第一对准标记凹槽的破坏，增大了器件结构之间的对准工艺窗口，改善了对准偏差的问题。
73.应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本发明的保护范围。
74.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。