半导体装置和制造半导体装置的方法与流程

1.本公开总体上涉及一种电子装置，并且更具体地，涉及一种半导体装置以及制造该半导体装置的方法。


背景技术：

2.半导体装置的集成度主要由单位存储器单元占据的面积决定。近来，随着在基板上以单层形成存储器单元的半导体装置的集成度达到极限，正在提出其中存储器单元层叠在基板上的三维半导体装置。另外，为了提高半导体装置的操作可靠性，正在开发各种结构和制造方法。


技术实现要素：

3.根据本公开的一个实施方式，一种半导体装置可以包括：栅极结构，栅极结构包括交替层叠的导电层和绝缘层；沟道结构，沟道结构穿过栅极结构；以及接触插塞，各个接触插塞分别连接到各个导电层。每个导电层可以包括具有第一厚度的第一部分和具有比第一厚度更厚的第二厚度的第二部分，并且第二部分可以包括第一金属层、第一金属层中的第二金属层以及插置在第一金属层和第二金属层之间的第一屏障层。
4.根据本公开的一个实施方式，一种半导体装置可以包括：栅极结构，栅极结构包括交替层叠的导电层和绝缘层；沟道结构，沟道结构穿过栅极结构；以及接触插塞，各个接触插塞分别连接到各个导电层。每个导电层可以包括具有第一厚度的第一部分和具有比第一厚度更厚的第二厚度的第二部分，第一部分可以包括第一金属层，第二部分包括第一金属层和第一金属层中的第一屏障层，并且第一屏障层与第一部分间隔开。
5.根据本公开的一个实施方式，一种半导体装置可以包括：栅极结构，栅极结构包括交替层叠的导电层和绝缘层，导电层被层叠为阶梯形状；以及沟道结构，沟道结构穿过栅极结构。每个导电层可以包括具有第一厚度的第一部分和具有比第一厚度更厚的第二厚度的第二部分，并且第二部分可以包括第一金属层、第一金属层中的第二金属层以及插置在第一金属层和第二金属层之间的第一屏障层。
6.根据本公开的一个实施方式，一种制造半导体装置的方法可以包括以下步骤：形成包括交替层叠的牺牲层和绝缘层的层叠物；形成穿过层叠物的狭缝；通过经由狭缝蚀刻牺牲层来形成包括第一部分和厚度大于第一部分的厚度的第二部分的开口；在开口中形成导电层，导电层包括第一金属层、第一金属层中的第二金属层和插置在第一金属层和第二金属层之间的第一屏障层；以及形成电连接到第二部分中的第一金属层、第一屏障层和第二金属层中的至少一个的接触插塞。
附图说明
7.图1a、图1b、图1c、图1d、图1e和图1f是示出根据本公开的一个实施方式的半导体装置的结构的图。
8.图2a、图2b、图2c、图2d和图2e是示出根据本公开的一个实施方式的半导体装置的结构的图。
9.图3a、图3b和图3c是示出根据本公开的一个实施方式的半导体装置的结构的图。
10.图4a、图4b、图4c、图4d和图4e是示出根据本公开的一个实施方式的半导体装置的结构的图。
11.图5a、图5b、图5c、图5d和图5e是示出根据本公开的一个实施方式的半导体装置的结构的图。
12.图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a和图10b是示出根据本公开的一个实施方式的制造半导体装置的方法的图。
13.图11a、图11b、图12a、图12b、图13a和图13b是示出根据本公开的一个实施方式的制造半导体装置的方法的图。
14.图14是示出根据本公开的一个实施方式的存储器系统的图。
15.图15是示出根据本公开的一个实施方式的存储器系统的图。
16.图16是示出根据本公开的一个实施方式的存储器系统的图。
17.图17是示出根据本公开的一个实施方式的存储器系统的图。
18.图18是示出根据本公开的一个实施方式的存储器系统的图。
具体实施方式
19.对根据本说明书或申请中公开的构思的实施方式的具体结构或功能描述进行说明仅用于描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，不应被解释为限于本说明书或申请中描述的实施方式。
20.本公开的实施方式提供了一种具有稳定的结构和提高的特性的半导体装置以及制造该半导体装置的方法。
21.可以通过以三维层叠存储器单元来提高半导体装置的集成度。另外，可以提供具有稳定的结构和提高的可靠性的半导体装置。
22.图1a至图1f是示出根据本公开的一个实施方式的半导体装置的结构的图。图1a可以是布局图，图1b可以是沿着图1a的线a-a’截取的截面图，图1c可以是沿着图1a的线b-b’截取的截面图，并且图1e可以是沿着图1a的线c-c’截取的截面图。图1d和图1f可以是导电层cp的立体图。
23.参照图1a至图1f，半导体装置可以包括栅极结构gst、沟道结构ch和接触插塞ct。另外，半导体装置还可以包括狭缝结构sls或层间绝缘层21，或者还可以包括狭缝结构sls和层间绝缘层21的组合。
24.栅极结构gst可以包括交替层叠的导电层cp和绝缘层14。导电层cp可以是诸如存储器单元和选择晶体管的组件的栅极电极。导电层cp可以包括诸如多晶硅、钨、钼或金属的导电材料。绝缘层14用于将层叠的导电层cp彼此绝缘。绝缘层14可以包括诸如氧化物、氮化物和间隙的绝缘材料。在一个实施方式中，间隙可以是气隙或包括气体的间隙。
25.栅极结构gst可以包括单元区域cr和接触区域ctr。存储器串可以被布置在单元区域cr中。存储器串可以包括层叠的存储器单元。互连结构可以被布置在接触区域ctr中。互连结构可以包括用于向层叠的导电层cp中的每一个施加偏压(bias)的接触插塞和导线等。
栅极结构gst的接触区域ctr可以具有使导电层cp中的每一个暴露的结构。作为一个实施方式，导电层cp可以以阶梯形状层叠，并且栅极结构gst的接触区域ctr可以具有阶梯形状。
26.每个导电层cp可以包括第一金属层11、第二金属层12和第一屏障层13。第二金属层12可以被布置在第一金属层11中。第一金属层11可以包括第一金属。第二金属层12可以包括与第一金属相同的第二金属，或者可以包括与第一金属不同的第二金属。第一金属层11和第二金属层12可以使用相同的源气体(source gas)形成，或者可以使用不同的源气体形成。作为一个实施方式，可以使用基于氟的源气体形成第二金属层12。可以使用除了基于氟的源气体以外的源气体形成第一金属层11。可以使用基于氯的源气体形成第一金属层11。第二金属层12的蚀刻速率可以低于第一金属层11的蚀刻速率。作为一个实施方式，第一金属层11可以包括钼(mo)，并且第二金属层12可以包括钨(w)。
27.第一屏障层13可以插置在第一金属层11和第二金属层12之间。当第一金属层11和第二金属层12包括不同的金属时，第一屏障层13可以防止或最小化第一金属层11和第二金属层12彼此反应。第一屏障层13可以防止或最小化绝缘层14在结构上弯曲。另外，第一屏障层13可以防止或最小化外围层在制造工艺中被损坏。作为一个实施方式，第一屏障层13可以防止或最小化由于在形成第二金属层12时使用的源气体等引起的缺陷的出现。在沉积第二金属层12的工艺中，可以防止或最小化源气体额外流入外围层(例如，第一金属层11、绝缘层14和存储器层17等)。作为一个实施方式，可以防止或最小化当第二金属层12的源气体残留时由于残留气体而引起的对诸如第一金属层11的外围层的损坏。
28.第一屏障层13可以形成在整个单元区域cr中，或者可以仅形成在一部分中。作为一个实施方式，单元区域cr可以包括与狭缝结构sls相邻的第一区域r1和与狭缝结构sls间隔开的第二区域r2。在第一区域r1中，导电层cp可以包括第一屏障层13。在第二区域r2中，导电层cp可以包括或可以不包括第一屏障层13，或者可以部分地包括第一屏障层13。在第二区域r2中，在沟道结构ch之间可以不形成第一屏障层13，并且在沟道结构ch之间可以填充仅第一金属层11或可以存在空隙。
29.第一屏障层13可以形成在整个接触区域ctr中，或者可以仅形成在接触区域的一部分中(见图1e)。作为一个实施方式，接触区域ctr可以包括与狭缝结构sls相邻的第三区域r3和与狭缝结构sls间隔开的第四区域r4。在第三区域r3中，导电层cp可以包括第一屏障层13。在第四区域r4中，导电层cp可以包括或可以不包括第一屏障层13，或者可以部分地包括第一屏障层13。
30.第一屏障层13可以包括诸如氮化物的绝缘材料。作为一个实施方式，第一屏障层13可以包括氮化硅。第一屏障层13可以包括金属氧化物、金属氮化物或金属氮氧化物，或者可以包括其组合。这里，包括在第一屏障层13中的金属可以与第一金属或第二金属相同，或者可以是与第一金属和第二金属不同的第三金属。作为一个实施方式，第一屏障层13可以包括钛氧化物、钛氮化物、钛氮氧化物、钽氧化物、钽氮化物、钽氮氧化物、钼氧化物、钼氮化物、钼氮氧化物、钨氧化物、钨氮化物或钨氮氧化物，或者可以包括其组合。
31.作为参考，每个导电层cp还可以包括第二屏障层(未示出)。每个导电层cp还可以包括空隙(未示出)。空隙可以被布置在沟道结构ch之间。空隙可以被布置在第一金属层11中或者该空隙可以被布置在第一屏障层13中。
32.沟道结构ch可以穿过栅极结构gst的单元区域cr。存储器单元或选择晶体管可以
被布置在沟道结构ch和导电层cp交叉的部分。因此，可以层叠存储器单元。沟道结构ch可以在第一方向i和与第一方向i交叉的第二方向ii上排列。沟道结构ch可以在第三方向iii上延伸。第三方向iii可以是从由第一方向i和第二方向ii限定的平面突出的方向。
33.每个沟道结构ch可以包括沟道层18。沟道结构ch还可以包括存储器层17或绝缘芯19，或者还可以包括其组合。沟道层18可以是其中形成存储器单元或选择晶体管的沟道的区域。沟道层18可以包括诸如硅、锗的半导体材料或纳米结构。存储器层17可以插置在沟道层18和导电层cp之间。作为一个实施方式，存储器层17可以被形成为围绕沟道层18的侧壁。存储器层17可以包括隧道绝缘层、数据储存层或阻挡层，或者可以包括其组合。数据储存层可以包括浮栅、电荷俘获材料、多晶硅、氮化物、可变电阻材料、相变材料，或者可以包括其组合。绝缘芯19可以形成在沟道层18中。绝缘芯19可以包括诸如氧化物、氮化物和气隙的绝缘材料。
34.接触插塞ct可以电连接到导电层cp。接触插塞ct可以被布置在接触区域ctr中。各接触插塞ct可以分别连接到各导电层cp的第二部分cp_p2。接触插塞ct可以与第一金属层11、第一屏障层13或第二金属层12中的至少一个接触。作为一个实施方式，每个接触插塞ct可以穿过第一金属层11和第一屏障层13并且可以电连接到第二金属层12。作为一个实施方式，每个接触插塞ct可以穿过第二屏障层23(见图2b)、第一金属层11和第一屏障层13并且可以电连接到第二金属层12。可以通过接触插塞ct向层叠的存储器单元中的每一个的栅极电极施加偏压。
35.狭缝结构sls可以被布置在栅极结构gst之间。狭缝结构sls可以被布置在在第二方向ii上相邻的栅极结构gst之间，并且可以在第一方向i上延伸。作为一个实施方式，狭缝结构sls可以包括源极接触结构16和围绕源极接触结构16的侧壁的绝缘间隔件15。作为一个实施方式，狭缝结构sls可以仅包括绝缘材料。狭缝结构sls可以不包括源极接触结构16并且可以仅包括绝缘间隔件15。
36.每个导电层cp可以包括第一部分cp_p1和具有与第一部分cp_p1的厚度不同的厚度的第二部分cp_p2。在第三方向iii上，第二部分cp_p2的厚度可以比第一部分cp_p1的厚度更厚。第二部分cp_p2可以被布置在接触区域ctr中。第一部分cp_p1可以被布置在单元区域cr中，延伸到接触区域ctr，并且可以连接到第二部分cp_p2。
37.在每个导电层cp中，第一部分cp_p1的配置和第二部分cp_p2的配置可以不同。导电层cp可以具有多层结构，并且包括在第一部分cp_p1中的层数和包括在第二部分cp_p2中的层数可以不同。包括在第二部分cp_p2中的层数可以大于包括在第一部分cp_p1中的层数。包括在第一部分cp_p1中的材料和包括在第二部分cp_p2中的材料可以不同。第二部分cp_p2可以包括具有相对低的蚀刻速率的材料。
38.每个导电层cp在第三区域r3和第四区域r4中可以具有相同的结构或不同的结构。图1c和图1d可以涉及第三区域r3的结构。参照图1a、图1c和图1d，在第三区域r3中，每个导电层cp可以包括第一部分cp_p1和第二部分cp_p2。在第三区域r3中，导电层cp可以包括第一屏障层13。作为一个实施方式，在第三区域r3中，第一屏障层13可以被包括在导电层cp的第一部分cp_p1和第二部分cp_p2中。因此，第二部分cp_p2可以包括第一金属层11、第二金属层12和第一屏障层13。作为一个实施方式，第一部分cp_p1可以包括第一金属层11和第一屏障层13。第一部分cp_p1的第一金属层11和第二部分cp_p2的第一金属层11可以是彼此连
接的单层。第一部分cp_p1的第一屏障层13和第二部分cp_p2的第一屏障层13可以是彼此连接的单层。第二金属层12可以与第一部分cp_p1间隔开。换句话说，第一部分cp_p1可以不包括第二金属层12。
39.图1e和图1f可以是第四区域r4的结构。参照图1a、图1e和图1f，在第四区域r4中，每个导电层cp可以包括第一部分cp_p1和第二部分cp_p2。在第四区域r4中，导电层cp可以包括或可以不包括第一屏障层13，或者可以部分地包括第一屏障层13。作为一个实施方式，在第四区域r4中，导电层cp的第一部分cp_p1可以不包括第一屏障层13，并且第二部分cp_p2可以包括第一屏障层13。因此，第二部分cp_p2可以包括第一金属层11、第二金属层12和第一屏障层13。第一部分cp_p1可以包括第一金属层11。第一部分cp_p1的第一金属层11和第二部分cp_p2的第一金属层11可以是彼此连接的单层。第二金属层12和第一屏障层13可以与第一部分cp_p1间隔开。换句话说，第一部分cp_p1可以不包括第二金属层12和第一屏障层13。
40.根据如上所述的结构，每个导电层cp可以包括具有不同厚度的第一部分cp_p1和第二部分cp_p2。导电层cp可以仅在第二部分cp_p2中包括第二金属层12。
41.图2a至图2e是示出根据一个实施方式的半导体装置的结构的图。图2a可以是单元区域的截面图，图2b和图2d可以是接触区域的截面图，并且图2c和图2e可以是导电层cp的立体图。在下文中，省略与前述内容重复的内容。
42.参照图2a至图2e，半导体装置可以包括栅极结构gst、沟道结构ch和接触插塞ct。栅极结构gst可以包括交替层叠的导电层cp和绝缘层14。
43.每个导电层cp可以包括第一金属层11、第二金属层12、第一屏障层13和第二屏障层23。第二金属层12可以被布置在第一金属层11中。第一金属层11可以包括第一金属。第二金属层12可以包括与第一金属相同的第二金属，或者可以包括与第一金属不同的第二金属。
44.第二屏障层23可以被形成为围绕第一金属层11。第二屏障层23可以插置在第一金属层11和绝缘层14之间。第二屏障层23可以插置在第一金属层11和存储器层17之间。第二屏障层23可以插置在第一金属层11和层间绝缘层21之间。第二屏障层23可以包括与第一屏障层13相同的材料，或者可以包括与第一屏障层13的材料不同的材料。
45.第二屏障层23可以包括诸如氮化物的绝缘材料。作为一个实施方式，第二屏障层23可以包括氮化硅。第二屏障层23可以包括金属氧化物、金属氮化物或金属氮氧化物，或者可以包括其组合。这里，包括在第二屏障层23中的金属可以与第一金属或第二金属相同，或者可以是与第一金属和第二金属不同的第三金属。作为一个实施方式，第二屏障层23可以包括钛氧化物、钛氮化物、钛氮氧化物、钽氧化物、钽氮化物、钽氮氧化物、钼氧化物、钼氮化物、钼氮氧化物、钨氧化物、钨氮化物或钨氮氧化物，或者可以包括其组合。
46.每个导电层cp可以包括第一部分cp_p1和第二部分cp_p2。每个导电层cp可以包括与狭缝结构sls相邻的部分和与狭缝结构sls间隔开的部分，并且与狭缝结构sls相邻的部分和与狭缝结构sls间隔开的部分可以具有相同的结构或者可以具有不同的结构。
47.图2b和图2c可以涉及与狭缝结构sls相邻的部分的结构。参照图2b和图2c，第二部分cp_p2可以包括第一金属层11、第二金属层12、第一屏障层13和第二屏障层23。第一部分cp_p1可以包括第一金属层11、第一屏障层13和第二屏障层23。第一部分cp_p1的第二屏障
层23和第二部分cp_p2的第二屏障层23可以是彼此连接的单层。
48.图2d和图2e可以涉及与狭缝结构sls间隔开的部分的结构。参照图2d和图2e，第二部分cp_p2可以包括第一金属层11、第二金属层12、第一屏障层13和第二屏障层23。第一部分cp_p1可以包括第一金属层11和第二屏障层23。第一部分cp_p1的第二屏障层23和第二部分cp_p2的第二屏障层23可以是彼此连接的单层。
49.根据如上所述的结构，每个导电层cp可以包括具有不同厚度的第一部分cp_p1和第二部分cp_p2。导电层cp可以在第一部分cp_p1和第二部分cp_p2中包括第二屏障层23。第二屏障层23可以包括与第一屏障层13相同的材料，或者可以包括与第一屏障层13的材料不同的材料。
50.图3a至图3c是示出根据本公开的一个实施方式的半导体装置的结构的图。图3a可以是单元区域的截面图，图3b可以是接触区域的截面图，并且图3c可以是导电层cp的立体图。在下文中，省略与上述内容重复的内容。
51.参照图3a和图3b，半导体装置可以包括栅极结构gst、沟道结构ch和接触插塞ct。栅极结构gst可以包括交替层叠的导电层cp和绝缘层14。导电层cp当中的至少一个导电层cp可以包括被布置在沟道结构ch之间的空隙v。
52.参照图3c，每个导电层cp可以包括第一部分cp_p1和第二部分cp_p2。作为一个实施方式，第二部分cp_p2可以包括第一金属层11、第二金属层12和第一屏障层13，并且第一部分cp_p1可以包括第一金属层11。第一屏障层13和第二金属层12可以与第一部分cp_p1间隔开。换句话说，第一部分cp_p1可以不包括第一屏障层13和第二金属层12。
53.作为参考，每个导电层cp还可以包括第二屏障层23。第二屏障层23可以被形成为围绕第一金属层11。作为一个实施方式，第二部分cp_p2可以包括第二屏障层23、第一金属层11、第二金属层12和第一屏障层13，并且第一部分cp_p1可以包括第二屏障层23和第一金属层11。
54.根据如上所述的结构，每个导电层cp可以包括具有不同厚度的第一部分cp_p1和第二部分cp_p2。导电层cp可以仅在第二部分cp_p2中包括第一屏障层13和第二金属层12。
55.图4a至图4e是示出根据本公开的一个实施方式的半导体装置的结构的图。图4a可以是单元区域的截面图，图4b和图4d可以是接触区域的截面图，并且图4c和图4e可以是导电层cp的立体图。在下文中，省略与上述内容重复的内容。
56.参照图4a至图4e，半导体装置可以包括栅极结构gst、沟道结构ch和接触插塞ct。栅极结构gst可以包括交替层叠的导电层cp和绝缘层14。导电层cp中的至少一个导电层cp可以包括被布置在沟道结构ch之间的空隙v。
57.每个导电层cp可以包括第一部分cp_p1和第二部分cp_p2。每个导电层cp可以包括与狭缝结构sls相邻的部分和与狭缝结构sls间隔开的部分，并且与狭缝结构sls相邻的部分和与狭缝结构sls间隔开的部分可以具有相同的结构或不同的结构。
58.图4b和图4c可以涉及与狭缝结构sls间隔开的部分的结构。参照图4b和图4c，第二部分cp_p2可以包括第一金属层11和第一屏障层13，并且第一部分cp_p1可以包括第一金属层11。第一屏障层13可以与第一部分cp_p1间隔开。换句话说，第一部分cp_p1可以不包括第一屏障层13。
59.图4d和图4e可以涉及与狭缝结构sls相邻的部分的结构。参照图4d和图4e，第二部
分cp_p2可以包括第一金属层11和第一屏障层13，并且第一部分cp_p1可以包括第一金属层11和第一屏障层13。
60.根据如上所述的结构，每个导电层cp可以包括具有不同厚度的第一部分cp_p1和第二部分cp_p2。在接触区域的与狭缝结构sls间隔开的部分中，导电层cp可以仅在第二部分cp_p2中包括第一屏障层13。
61.图5a至图5e是示出根据本公开的一个实施方式的半导体装置的结构的图。图5a可以是单元区域的截面图，图5b和图5d可以是接触区域的截面图，并且图5c和图5e可以是导电层cp的立体图。在下文中，省略与上述内容重复的内容。
62.参照图5a至图5e，半导体装置可以包括栅极结构gst、沟道结构ch和接触插塞ct。栅极结构gst可以包括交替层叠的导电层cp和绝缘层14。导电层cp当中的至少一个导电层cp可以包括被布置在沟道结构ch之间的空隙v。
63.每个导电层cp可以包括第一部分cp_p1和第二部分cp_p2。每个导电层cp可以包括与狭缝结构sls相邻的部分和与狭缝结构sls间隔开的部分，并且与狭缝结构sls相邻的部分和与狭缝结构sls间隔开的部分可以具有相同的结构或不同的结构。
64.图5b和图5c可以涉及与狭缝结构sls间隔开的部分的结构。参照图5b和图5c，第二部分cp_p2可以包括第一金属层11、第一屏障层13和间隙填充层22，并且第一部分cp_p1可以包括第一金属层11。第一屏障层13和间隙填充层22可以与第一部分cp_p1间隔开。换句话说，第一部分cp_p1可以不包括第一屏障层13和间隙填充层22。
65.图5d和图5e可以涉及与狭缝结构sls相邻的部分的结构。参照图5d和图5e，第二部分cp_p2可以包括第一金属层11、第一屏障层13和间隙填充层22，并且第一部分cp_p1可以包括第一金属层11和第一屏障层13。间隙填充层22可以与第一部分cp_p1间隔开。换句话说，第一部分cp_p1可以不包括间隙填充层22。
66.间隙填充层22可以包括导体、半导体材料或介电材料，或者可以包括其组合。导体可以包括诸如金属或多晶硅的导电材料。当导体包括金属时，导体可以包括与第一金属层11的金属相同或不同的金属。
67.根据如上所述的结构，每个导电层cp可以包括具有不同厚度的第一部分cp_p1和第二部分cp_p2。在接触区域的与狭缝结构sls间隔开的部分中，导电层cp可以仅在第二部分cp_p2中包括第一屏障层13和间隙填充层22。
68.图6a至图10a和图6b至图10b是示出根据本公开的一个实施方式的制造半导体装置的方法的图。每个编号的a图可以是单元区域cr的截面图，并且每个编号的b图可以是接触区域ctr的截面图。在下文中，省略与前述内容重复的内容。
69.参照图6a和图6b，形成层叠物st。层叠物st可以包括交替层叠的牺牲层31和绝缘层32。牺牲层31可以包括相对于绝缘层32具有高蚀刻选择性的材料。作为一个实施方式，牺牲层31可以包括氮化物并且绝缘层32可以包括氧化物。
70.随后，形成穿过层叠物st的沟道结构ch。每个沟道结构ch可以包括沟道层34。沟道结构ch还可以包括存储器层33或绝缘芯35，或者还可以包括存储器层33和绝缘芯35的组合。
71.随后，层叠物st的接触区域ctr被图案化为阶梯形状。在一个实施方式中，在层叠物st上形成掩模图案之后，交替重复使用掩模图案作为蚀刻屏障的蚀刻工艺和掩模图案缩
减工艺(mask pattern reduction process)。由此，可以在接触区域ctr中暴露牺牲层31中的每一个。在每个牺牲层31中，被上绝缘层32覆盖的部分可以是第一部分31_p1，并且暴露部分可以是第二部分31_p2。
72.随后，可以处理牺牲层31，以使得第二部分31_p2的厚度t2比第一部分31_p1的厚度t1厚。作为一个实施方式，可以在第二部分31_p2上额外沉积牺牲材料以选择性地增加第二部分31_p2的厚度。可以通过共形地沉积牺牲材料并且然后图案化牺牲材料来选择性地增加第二部分31_p2的厚度t2。另选地，可以通过选择性地沉积牺牲材料来选择性地增加第二部分31_p2的厚度t2。
73.随后，在层叠物st上形成层间绝缘层36。层间绝缘层36可以包括诸如氧化物的绝缘材料。
74.参照图7a和图7b，形成穿过层间绝缘层36和层叠物st的狭缝sl。狭缝sl可以被布置在沟道结构ch之间。牺牲层31可以通过狭缝sl被暴露。
75.随后，通过狭缝sl蚀刻牺牲层31以形成开口op。每个开口op可以包括第一部分op_p1和第二部分op_p2。第二部分op_p2的厚度t2可以比第一部分op_p1的厚度t1更厚。
76.参照图8a和图8b，在开口op和狭缝sl中形成第一金属层37。第一金属层37可以形成在每个开口op的第一部分op_p1和第二部分op_p2中。随后，在开口op和狭缝sl中形成第一屏障层38。第一屏障层38可以形成在第一金属层37中。第一屏障层38可以形成在每个开口op的第一部分op_p1和第二部分op_p2中。第一部分op_p1可以完全或大部分由第一屏障层38填充。随后，在开口op和狭缝sl中形成第二金属层39。第二金属层39可以形成在第一屏障层38中。第二金属层39可以形成在每个开口op的第二部分op_p2中。第一部分op_p1可以由第一金属层37和第一屏障层38填充，并且第二金属层39可以不形成在第一部分op_p1中。
77.这里，第一金属层37可以包括第一金属。第二金属层39可以包括第一金属或与第一金属不同的第二金属。第一金属层37和第二金属层39可以使用相同的源气体或不同的源气体形成。作为一个实施方式，第一金属层37可以使用基于氯的源气体形成，并且可以包括钼层。第二金属层39可以使用基于氟的源气体形成，并且可以包括钨层。由于第二金属层39仅形成在开口op的第二部分op_p2中，所以即使源气体残留在第二部分op_p2中，也可以防止或减轻基于氟的源气体残留在第一部分op_p1中。因此，可以防止或最小化沟道结构ch由于残留在导电层cp中的基于氟的源气体而被损坏。
78.第一金属层37的沉积速度可以比第二金属层39的沉积速度更慢。由于第一金属层37、第一屏障层38和第二金属层39被组合以形成导电层cp，因此与开口op完全或大部分由第一金属层37填充的情况相比，沉积时间可以减少。
79.第一屏障层38可以形成在整个第一部分op_p1中，或者可以仅形成在第一部分op_p1的一部分中。作为一个实施方式，第一屏障层38可以不形成在沟道结构ch之间。在这种情况下，在沟道结构ch之间可以仅填充第一金属层37或者可以存在空隙。第一屏障层38可以最小化或防止第二金属层39的源气体流入或残留在第一金属层37中并损坏诸如第一金属层37的外围层。当在沟道结构ch之间仅填充第一金属层37时，可以通过形成第一屏障层38来防止或最小化绝缘层14在结构上弯曲。当第一金属层37和第二金属层39包括不同的金属时，第一屏障层38可以防止第一金属层37和第二金属层39之间的反应。作为一个实施方式，第一屏障层38可以包括诸如氮化物的绝缘材料。作为一个实施方式，第一屏障层38可以包
括金属氧化物、金属氮化物或金属氧化氮化物，或者可以包括其组合。这里，被包括在第一屏障层38中的金属可以与第一金属或第二金属相同，或者可以是与第一金属和第二金属不同的第三金属。
80.参照图9a和图9b，形成导电层cp。可以通过蚀刻第一金属层37、第一屏障层38和第二金属层39的形成在狭缝sl中的部分来形成导电层cp。可以通过湿法蚀刻方法、干法蚀刻方法或其组合来执行蚀刻工艺。每个导电层cp可以包括第一金属层37、第一金属层37中的第二金属层39以及插置在第一金属层37和第二金属层39之间的第一屏障层38。由此，形成包括交替层叠的导电层cp和绝缘层32的栅极结构gst。
81.当通过湿法蚀刻工艺蚀刻第一金属层37和第二金属层39时，第一金属层37的蚀刻速度可以比第二金属层39的蚀刻速度更快。因此，可以通过经由组合第一金属层37、第一屏障层38和第二金属层39形成第二部分cp_p2来防止或减轻第一金属层37被异常蚀刻。可以通过形成在第一金属层37中的第一屏障层38来防止或减轻第一金属层37被异常快速地蚀刻。
82.作为参考，在形成第一金属层37之前，可以形成第二屏障层40。第二屏障层40可以包括与第一屏障层38相同的材料，或者可以包括与第一屏障层38的材料不同的材料。作为一个实施方式，第二屏障层40可以包括金属氧化物、金属氮化物或金属氮氧化物，或者可以包括其组合。这里，被包括在第二屏障层40中的金属可以与第一金属或第二金属相同，或者可以是与第一金属和第二金属不同的第三金属。
83.参照图10a和图10b，在狭缝sl中形成狭缝结构sls。作为一个实施方式，狭缝结构sls可以包括源极接触结构41和围绕源极接触结构41的侧壁的绝缘间隔件42。作为一个实施方式，狭缝结构sls可以仅包括绝缘材料。狭缝结构sls可以不包括源极接触结构41，并且可以仅包括绝缘间隔件42。
84.随后，可以形成接触插塞43。接触插塞43可以电连接到导电层cp的第二部分cp_p2。接触插塞43可以电连接到第一金属层37、第一屏障层38或第二金属层39中的至少一个。作为一个实施方式，形成穿过层间绝缘层36、第一金属层37和第一屏障层38并暴露第二金属层39的接触孔。随后，通过在接触孔中填充导电层来形成接触插塞43。由于第二金属层39的蚀刻速率比第一金属层37的蚀刻速率更低，因此当形成接触孔时，第二金属层39可以用作蚀刻停止层。
85.根据如上所述的制造方法，可以形成具有局部不同配置的导电层cp。通过在与沟道结构ch相邻的第一部分cp_p1中排除使用基于氟的源气体的第二金属层39，可以防止或最小化沟道结构ch被损坏。在接触插塞43所连接到的第二部分cp_p2中，形成蚀刻速率比第一金属层37的蚀刻速率更低的第二金属层39，因此当形成接触插塞43时可以防止或最小化诸如穿孔(punch)的缺陷的出现。
86.图11a至图13a和图11b至图13b是示出根据本公开的一个实施方式的制造半导体装置的方法的图。每个编号的a图可以是单元区域cr的截面图，并且每个编号的b图可以是接触区域ctr的截面图。在下文中，省略与前述内容重复的内容。
87.参照图11a和图11b，形成包括交替层叠的牺牲层和绝缘层52的层叠物。随后，形成穿过层叠物的沟道结构ch。每个沟道结构ch可以包括沟道层54，还可以包括存储器层53或绝缘芯55，或者还可以包括其组合。随后，在层叠物上形成层间绝缘层56。
88.随后，形成穿过层间绝缘层56和层叠物的狭缝sl。随后，通过狭缝sl蚀刻牺牲层以形成开口op。每个开口op可以包括第一部分op_p1和第二部分op_p2。
89.参照图12a和图12b，第一金属层57形成在开口op和狭缝sl中。第一金属层57可以形成在每个开口op的第一部分op_p1和第二部分op_p2中。第一部分op_p1可以完全或大部分由第一金属层57填充。随后，在开口op和狭缝sl中形成第一屏障层58。第一屏障层58可以形成在第一金属层57中。第一屏障层58可以形成在每个开口op的第二部分op_p2中。随后，在开口op和狭缝sl中形成第二金属层59。第二金属层59可以形成在第一屏障层58中。第二金属层59可以形成在每个开口op的第二部分op_p2中。第一部分op_p1可以由第一金属层57填充，并且第一屏障层58和第二金属层59可以不形成在第一部分op_p1中。
90.参照图13a和图13b，形成导电层cp。可以通过蚀刻第一金属层57、第一屏障层58和第二金属层59的形成在狭缝sl中的部分来形成导电层cp。每个导电层cp可以包括第一金属层57、第一金属层57中的第二金属层59以及插置在第一金属层57和第二金属层59之间的第一屏障层58。由此，形成包括交替层叠的导电层cp和绝缘层52的栅极结构gst。
91.作为参考，上述工艺可以部分改变。作为一个实施方式，第二部分op_p2可以由第一屏障层58填充，并且可以省略形成第二金属层59的工艺。在这种情况下，每个导电层cp可以包括第一金属层57和第一金属层57中的第一屏障层58。作为一个实施方式，第二部分op_p2可以由第一屏障层58部分填充，并且间隙填充层而不是第二金属层59可以形成在第一屏障层58中。在这种情况下，每个导电层cp可以包括第一金属层57、第一金属层57中的间隙填充层以及插置在第一金属层57和间隙填充层之间的第一屏障层58。
92.随后，可以执行用于形成狭缝结构和接触插塞等的附加工艺。
93.根据如上所述的制造方法，可以形成具有局部不同配置的导电层cp。通过在与沟道结构ch相邻的第一部分cp_p1中排除使用基于氟的源气体的第二金属层59，可以防止或最小化沟道结构ch被损坏。在接触插塞所连接到的第二部分cp_p2中，形成蚀刻速率比第一金属层57的蚀刻速率更低的第二金属层59，并且因此，当形成接触插塞43时，可以防止或最小化诸如穿孔的缺陷的出现。
94.图14是示出根据本公开的一个实施方式的存储器系统的图。
95.参照图14，存储器系统1000可以包括存储有数据的存储器装置1200和在存储器装置1200和主机2000之间进行通信的控制器1100。
96.主机2000可以是在存储器系统1000中存储数据或从存储器系统1000获取数据的装置或系统。主机2000可以生成针对各种操作的请求，并且可以将所生成的请求输出到存储器系统1000。请求可以包括针对编程操作的编程请求、针对读取操作的读取请求和针对擦除操作的擦除请求等。主机2000可以通过诸如外围组件互连express pcie、高级技术连接(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)、非易失性存储器express(nvme)、通用串行总线(usb)、多媒体卡(mmc)、增强型小型磁盘接口(esdi)或集成驱动器电子设备(ide)的各种接口与存储器系统1000通信。
97.主机2000可以包括计算机、便携式数字装置、平板电脑、数码相机、数字音频播放器、电视、无线通信装置或蜂窝电话中的至少一种，但是本公开的实施方式不限于此。
98.控制器1100可以总体控制存储器系统1000的操作。控制器1100可以根据主机2000的请求控制存储器装置1200。控制器1100可以控制存储器装置1200，使得可以根据主机
2000的请求执行编程操作、读取操作和擦除操作等。另选地，即使不存在主机2000的请求，控制器1100也可以执行用于提高存储器系统1000的性能的后台操作等。
99.控制器1100可以向存储器装置1200发送控制信号和数据信号，以控制存储器装置1200的操作。控制信号和数据信号可以通过不同的输入/输出线发送到存储器装置1200。数据信号可以包括命令、地址或数据。控制信号可以用于划分输入数据信号的区间。
100.存储器装置1200可以在控制器1100的控制下执行编程操作、读取操作和擦除操作等。存储器装置1200可以用其中存储的数据在断电时被破坏的易失性存储器装置或者即使断电也保持所存储的数据的非易失性存储器装置来实现。存储器装置1200可以是具有以上参照图1a至图5e描述的结构的半导体装置。存储器装置1200可以是通过上面参照图6a至图13b描述的制造方法制造的半导体装置。作为一个实施方式，半导体存储器装置可以包括包含交替层叠的导电层和绝缘层的栅极结构、穿过栅极结构的沟道结构以及分别连接到各个导电层的接触插塞。每个导电层可以包括具有第一厚度的第一部分和具有比第一厚度厚的第二厚度的第二部分，并且第二部分可以包括第一金属层、第一金属层中的第二金属层以及插置在第一金属层和第二金属层之间的第一屏障层。
101.图15是示出根据本公开的一个实施方式的存储器系统的图。
102.参照图15，存储器系统30000可以被实现为蜂窝电话、智能电话、平板电脑、个人计算机(pc)、个人数字助理(pda)或无线通信装置。存储器系统30000可以包括存储器装置2200和能够控制存储器装置2200的操作的控制器2100。
103.控制器2100可以在处理器3100的控制下控制存储器装置2200的例如编程操作、擦除操作或读取操作等的数据接入操作。
104.可以在控制器2100的控制下通过显示器3200输出被编程在存储器装置2200中的数据。
105.无线电收发器3300可以通过天线ant发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ant接收的无线电信号转换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并将经处理的信号发送到控制器2100或显示器3200。控制器2100可以将由处理器3100处理的信号发送到存储器装置2200。另外，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ant将经转换的无线电信号输出到外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或将由处理器3100处理的数据的装置。输入装置3400可以被实现为诸如触摸板或计算机鼠标的指点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得从控制器2100输出的数据、从无线电收发器3300输出的数据、或从输入装置3400输出的数据通过显示器3200输出。
106.根据一个实施方式，能够控制存储器装置2200的操作的控制器2100可以被实现为处理器3100的一部分或者可以被实现为与处理器3100分离的芯片。
107.图16是示出根据本公开的一个实施方式的存储器系统的图。
108.参照图16，存储器系统40000可以实现为个人计算机(pc)、平板电脑、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。
109.存储器系统40000可以包括存储器装置2200和能够控制存储器装置2200的数据处理操作的控制器2100。
110.处理器4100可以根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可以被实现为诸如触摸板或计算机鼠标的指点装置、小键盘或键盘。
111.处理器4100可以控制存储器系统40000的整体操作并控制控制器2100的操作。根据一个实施方式，能够控制存储器装置2200的操作的控制器2100可以实现为处理器4100的一部分或者可以实现为与处理器4100分离的芯片。
112.图17是示出根据本公开的一个实施方式的存储器系统的图。
113.参照图17，存储器系统50000可以实现为图像处理装置，例如，数码相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板电脑。
114.存储器系统50000包括存储器装置2200和能够控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读取操作)的控制器2100。
115.存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。经转换的数字信号可以被发送到处理器5100或控制器2100。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出或通过控制器2100存储在存储器装置2200中。另外，存储在存储器装置2200中的数据可以在处理器5100或控制器2100的控制下通过显示器5300输出。
116.根据一个实施方式，能够控制存储器装置2200的操作的控制器2100可以实现为处理器5100的一部分，或者可以实现为与处理器5100分离的芯片。
117.图18是示出根据本公开的一个实施方式的存储器系统的图。
118.参照图18，存储器系统70000可以被实现为存储卡或智能卡。存储器系统70000可以包括存储器装置2200、控制器2100和卡接口7100。
119.控制器2100可以控制存储器装置2200和卡接口7100之间的数据交换。根据一个实施方式，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但不限于此。
120.卡接口7100可以根据主机60000的协议对主机60000和控制器2100之间的数据交换进行对接。根据一个实施方式，卡接口7100可以支持通用串行总线(usb)协议和芯片间(ic)-usb协议。这里，卡接口7100可以指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或信号发送方法。
121.当存储系统70000连接到诸如pc、平板电脑、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和控制器2100执行与存储器装置2200的数据通信。
122.相关申请的交叉引用
123.本技术要求于2021年1月6日向韩国知识产权局提交的韩国专利申请第10-2021-0001543号的优先权，其全部公开内容通过引用并入本文。