控制逻辑电路、存储器、存储系统及操作方法与流程

1.本发明涉及存储器技术领域，尤其涉及一种存储器的控制逻辑电路、存储器、存储系统及操作方法。


背景技术：

2.随着计算机及存储技术的发展，各个行业对计算机及存储器的依赖程度逐渐增加，对于计算机及其包含的存储器的性能也有了越来越高的要求。目前对于总线的使用，不能满足日益增长的通讯等领域中对于数据访问的多样需求。


技术实现要素：

3.有鉴于此，本发明的主要目的在于提供一种存储器的控制逻辑电路、存储器、存储系统及操作方法，以实现对寄存器中的数据的位级控制。
4.为达到上述目的，本发明的技术方案是这样实现的：
5.第一方面，本发明实施例提供一种存储器的控制逻辑电路，包括：微处理器和控制总线cbus，所述微处理器通过所述cbus与所述存储器的外围电路中的设定电路连接；所述设定电路包含寄存器；其中；
6.所述cbus包括用于传输所述微处理器发出的掩码控制信号的掩码控制线和用于传输数据的一组数据传输线；其中，在所述掩码控制线传输的掩码控制信号有效的情况下，所述数据传输线，用于传输掩码数据；所述掩码数据与所述控制数据共用作用以改变所述寄存器存储的原始数据中需要改变的数据位。在上述方案中，所述cbus还包括：时钟控制线，其中；
7.所述时钟控制线，用于传输时钟信号；
8.所述数据传输线，用于在所述掩码控制信号有效的情况下，基于所述时钟信号传输所述掩码数据。
9.在上述方案中，所述数据传输线，还用于在所述掩码数据传输之前或之后，基于所述时钟信号的传输所述控制数据。
10.在上述方案中，所述cbus还包括：一组地址传输线，其中；
11.所述一组地址传输线，用于传输所述寄存器的地址信号；所述地址信号用于使所述掩码数据和所述控制数据被传输到所述寄存器。
12.在上述方案中，所述掩码数据、所述控制数据、所述原始数据包含相同的比特位。
13.在上述方案中，所述微处理器包括至少一个。
14.第二方面，本发明实施例还提供一种存储器，包括：存储阵列和与所述存储阵列单元耦接且用于控制所述存储阵列单元的外围电路，其中；所述外围电路包括上述任一项的控制逻辑电路。
15.在上述方案中，所述存储阵列为三维nand存储阵列。
16.第三方面，本发明实施例还提供一种存储系统，包括：一个或多个前述的存储器和
与所述存储器耦接的存储器控制器；所述存储器控制器，用于向所述存储器发送各种操作命令。
17.在上述方案中，所述存储系统是固态硬盘ssd或存储卡。
18.第四方面，本发明实施例还提供一种存储器的操作方法，应用于所述存储器包含控制逻辑电路；所述控制逻辑电路包括微处理器和控制总线cbus；所述微处理器通过所述cbus与所述存储器的外围电路中的设定电路连接；所述设定电路包含寄存器；所述操作方法包括：
19.所述微处理器通过所述cbus的掩码控制线传输掩码控制信号；
20.在所述掩码控制信号有效的情况下，所述微处理器控制所述cbus的数据传输线传输掩码数据；所述掩码数据与所述控制数据共用作用以改变所述寄存器存储的原始数据中需要改变的数据位。
21.在上述方案中，所述操作方法还包括：
22.将所述掩码数据与所述原始数据进行第一次逻辑运算，获得中间运算结果；
23.将所述中间运算结果与所述控制数据进行第二次逻辑运算，获得目标运算结果；
24.将所述目标运算结果按照原先的顺序存储于所述寄存器，以改变所述寄存器存储的原始数据中需要改变的数据位。
25.本发明实施例提供一种存储器的控制逻辑电路、存储器、存储系统及操作方法。其中，所述控制逻辑电路包括：微处理器和控制总线cbus，所述微处理器通过所述cbus与所述存储器的外围电路中的设定电路连接；所述设定电路包含寄存器；其中；所述cbus包括用于传输所述微处理器发出的掩码控制信号的掩码控制线和用于传输数据的一组数据传输线；其中，在所述掩码控制线传输的掩码控制信号有效的情况下，所述数据传输线，用于传输掩码数据；所述掩码数据与所述控制数据共用作用以改变所述寄存器存储的原始数据中需要改变的数据位。本发明实施例提供的控制逻辑电路，通过在控制总线cbus中增加一条掩码控制线，根据掩码控制线上传输的掩码控制信号是否有效，使能或不使能数据传输线上传输掩码数据的功能，在有效时，传输所述掩码数据，通过传输的掩码数据和控制数据的共同作用，可以仅改变存储器中的寄存器中的一位或多位数据，实现对寄存器的位级控制。
附图说明
26.图1为本发明实施例提供的数据系统的结构示意图；
27.图2为本发明实施例提供的包含外围电路的示例性存储器的示意图；
28.图3为本发明实施例提供的包括存储阵列和外围电路的示例性存储器的块图；
29.图4为本发明实施例提供的控制逻辑电路与外围电路中其他电路的连接关系示意图；
30.图5为本发明实施例提供的控制逻辑电路的结构示意图；
31.图6为本发明实施例提供的基于cbus传输掩码数据的时序图；
32.图7为本发明实施例提供不需要cbus传输掩码数据的时序图；
33.图8为本发明实施例提供的掩码数据的伪指令的二进制序列示意图；
34.图9为本发明实施例提供的掩码数据的伪指令的一种示例的二进制序列示意图；
35.图10为本发明实施例提供的控制数据的伪指令的二进制序列示意图；
36.图11为本发明实施例提供的控制数据的伪指令的一种示例的二进制序列示意图；
37.图12为本发明实施例提供的一种存储器的操作方法的流程示意图；
38.图13为本发明实施例提供的基于cbus实现寄存器的位级数据控制的示意图。
具体实施方式
39.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应该理解，此处所描述的具体实施例仅仅用于解释本发明，并不用于限制本发明。此外，下面所描述的本发明的各个实施方式中所涉及到的技术特征只要彼此之间为构成冲突就可以相互组合。
40.本发明实施例中除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
41.此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本发明保护范围的限制。
42.以下结合附图详细介绍本发明实施例提供的技术方案。
43.图1为本发明实施例提供的包含存储器的示例性系统的框图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr，virtual reality)设备、增强现实(ar，argument reality)设备或者其中具有储存器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和存储器系统102，其中，存储器系统102具有一个或多个存储器104和存储器控制器106；主机108可以是电子设备的处理器，如中央处理单元(cpu，central processing unit)或者片上系统(soc，system of chip)，其中，片上系统例如可以为应用处理器(ap，application processor)。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
44.具体的，存储器104可以任何类型的存储器，比如，是本发明中公开的任何存储器件，如下文详细公开的，存储器104，比如，电可擦除可编程只读存储器(eeprom，electrically erasable programmable read-only memory)、nor型闪存存储器、相变随机(pram，chase random access memory)、磁性随机存储器(mram，magnetoresistive random access memory)、阻变随机存储器(rram，resistive random access memory)、铁电随机存储器(fram，ferroelectric random access memory)等。
45.根据一些实施方式，存储器控制器106耦接到存储器104和主机108。并且被配置为控制存储器104。存储器控制器106可以管理存储在存储器104中的数据，并与主机108通信。在一些实施例中，存储器控制器106被设计为用于在低占空比环境中操作，比如在安全数字(sd，secure digital)卡、紧凑型闪存(cf，compact flash)卡、通用串行总线(usb，universal serial bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器106被设计为用于在高占空比环境中操作，比如固态驱动器(ssd，solid state drive)或嵌入式多媒体卡
(emmc，embedded muti media card)，其中ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器104读取的或者被写入到存储器104的数据纠错码(ecc，error correction code)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci，peripheral component interconnection)协议、pci高速(pci-e，pci express)协议、高级技术附件(ata，advanced technology attachmnet)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi，small computer small interface)协议、增强型小型磁盘接口(esdi，enhanced small disk interface)协议、集成驱动电子设备(ide，integrated drive electronics)协议、firewire协议等。
46.存储器控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在一个示例中，存储器控制器106和单个存储器104可以集成到存储器卡中。存储器卡可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡还可以包括将存储器卡与主机(例如，图1中的主机108)耦接的存储器卡连接器。在另一示例中，存储器控制器106和多个存储器104可以集成到ssd中。ssd还可以包括将ssd与主机(例如，图1中的主机108)耦接的ssd连接器。在一些实施方式中，ssd的存储容量和/或操作速度大于存储器卡的存储容量和/或操作速度。此外，存储器控制器106还可以被配置为控制存储器104的擦除、读取、写入操作。
47.图2示出了根据本发明的一些方面的包括外围电路的示例性存储器104的示意电路图。如图2所示，存储器104可以包括存储阵列201和耦接到存储阵列201的外围电路202。存储阵列201可以是nand闪存存储阵列，其中，存储晶体管206以nand存储单元串208的阵列的形式提供，每个nand存储单元串208在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个nand存储单元串208包括串联耦接并且垂直地堆叠的多个存储晶体管206(也简称为存储单元)。每个存储晶体管206可以保持连续模拟值，例如，电压或电荷，其取决于在存储晶体管206的区域内捕获的电子的数量。每个存储晶体管206可以是包括浮栅晶体管的浮栅类型的存储晶体管，或者是包括电荷捕获晶体管的电荷捕获类型的存储晶体管。
48.上面讨论的每一个存储晶体管206可以是单级存储单元或者多级存储单元，其中，单级存储单元可以是能够存储1个比特(bit)的单级单元(slc)；多级存储单元可以是能够存储2个bit的多级单元(mlc)，能够存储3个bit的三级单元(tlc)，能够存储4个bit的四级单元(qlc)，能够存储5个bit的五级单元(plc)等等。在实际应用过程中，不同种类的存储单元，具有的数据态是不相同的。
49.再返回如图2中所示，每个nand存储单元串208可以包括在其源极端处的源极选择
栅极(ssg)210和在其漏极端处的漏极选择栅极(dsg)212。ssg210和dsg 212可以被配置为在读取和编程操作期间激活选定的nand存储单元串208(阵列的列)。在一些实施方式中，同一块204中的nand存储单元串208的源极通过同一源极线(sl)214(例如，公共sl)耦接。换句话说，根据一些实施方式，同一块204中的所有nand存储单元串208具有阵列公共源极(acs)。根据一些实施方式，每个nand存储单元串208的dsg 212耦接到相应的位线216，可以经由输出总线(未示出)从位线216读取或写入数据。在一些实施方式中，每个nand存储单元串208被配置为通过经由一个或多个dsg线213将选择电压(例如，高于具有dsg 212的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的dsg 212和/或通过经由一个或多个ssg线215将选择电压(例如，高于具有ssg 210的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的ssg 210而被选择或被取消选择。
50.再如图2中所示，nand存储单元串208可以被组织为多个块204，多个块204的每一个可以具有公共源极线214(例如，耦接到地)。在一些实施方式中，每个块204是用于擦除操作的基本数据单位，即，同一块204上的所有存储晶体管206同时被擦除。为了擦除选定块204中的存储晶体管206，可以用擦除电压(vers)(例如，高正电压(例如，20v或更高))偏置耦接到选定块204以及与选定块204在同一面中的未选定块204的源极线214。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。同一层的nand存储单元串208的存储晶体管206可以通过字线218耦接，一个字线218耦接的所有存储单元组成一个存储器单元层。字线218选择存储晶体管206的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线218耦接到存储晶体管206的页220，页220是用于编程操作的基本数据单位。以位为单位的一页220的大小可以与一个块204中由字线218耦接的nand存储单元串208的数量相关。每个字线218可以包括在相应页220中的每个存储晶体管206处的多个控制栅极(栅极电极)以及耦接控制栅极的栅极线。
51.返回参考图2，外围电路202可以通过位线216、字线218、源极线214、ssg线215和dsg线213耦接到存储阵列201。外围电路202可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线216、字线218、源极线214、ssg线215和dsg线213将电压信号和/或电流信号施加到每个目标存储晶体管206以及从每个目标存储晶体管206感测电压信号和/或电流信号来促进存储阵列201的操作。外围电路202可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图3示出了一些示例性外围电路，外围电路202包括页缓冲器/感测放大器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑电路312、寄存器314、接口316和数据传输线318。应当理解，在一些示例中，还可以包括图3中未示出的附加外围电路。
52.页缓冲器/感测放大器304可以被配置为根据来自控制逻辑电路312的控制信号从存储阵列201读取数据以及向存储阵列201编程(写入)数据。在一个示例中，页缓冲器/感测放大器304可以存储要被编程到存储阵列201的一个页220中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器304可以执行编程验证操作，以确保数据已经被正确地编程到耦接到选定字线218的存储晶体管206中。在又一示例中，页缓冲器/感测放大器304还可以感测来自位线216的表示存储在存储晶体管206中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器306可以被配
置为由控制逻辑电路312控制，并且通过施加从电压发生器310生成的位线电压来选择一个或多个nand存储单元串208。
53.行解码器/字线驱动器308可以被配置为由控制逻辑电路312控制，并且选择/取消选择存储阵列201的块204并且选择/取消选择块204的字线218。行解码器/字线驱动器308还可以被配置为使用从电压发生器310生成的字线电压来驱动字线218。在一些实施方式中，行解码器/字线驱动器308还可以选择/取消选择并且驱动ssg线215和dsg线213。如下文详细描述的，行解码器/字线驱动器308被配置为对耦接到(一个或多个)选定字线218的存储晶体管206执行擦除操作。电压发生器310可以被配置为由控制逻辑电路312控制，并且生成要被供应到存储阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
54.控制逻辑电路312可以耦接到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器314可以耦接到控制逻辑电路312，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口316可以耦接到控制逻辑电路312，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑电路312，以及缓冲从控制逻辑电路312接收的状态信息并且将其中继到主机。接口316还可以经由数据传输线318耦接到列解码器/位线驱动器306，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列201或从存储阵列201中继或缓冲数据。
55.在一些实施方式中，控制逻辑电路312可以由微处理器、微控制器(又称为微控制器单元(mcu，micro controller unit))、数字信号处理器(dsp，digital signal processor)、专用集成电路(asic，application specific integrated circuit)、现场可编程门阵列(fpga，field programmable gate array)、可编程逻辑器件(pld，programmable logic device)、状态机、选通逻辑、分立硬件电路和被配置为执行所描述的各种功能的其他适当的硬件、固件和/或软件来实现。
56.需要说明的是，控制逻辑电路312不论是采用什么类型的硬件、固件和/或软件来实现，其可以包括多种类型的mcu，以对外围电路中不同功能的电路进行控制。比如，如图4所示，控制逻辑电路包含三种类型的mcu，主要包括：主程序微控制器mp_mcu、核心微控制器core mcux4以及页缓冲器微控制器pb mcu，其中，mp_mcu通过总线mbus与core mcu、pb mcu进行通信，运行主程序，控制core mcu、pb mcu去配置相应电路的功能；core mcux4通过cbus与外围电路中x_path电路、y_path电路、其他模拟电路等电路的寄存器通信，以配置上述各个电路运行所需的参数；pb mcu通过pbus与页缓冲器的寄存器通信，以配置页缓冲器运行所需的参数。需要说明的是，这里仅示例性的示出控制逻辑电路312包含3个微处理器，其实际可以包括更多，具体数量不用限制。这里，x_path电路可以是指在不同操作(比如，读取或写入)期间，要向存储阵列201的x方向(指向字线的方向)的元器件提供电压的电路，比如，行解码器/wl驱动器308；y_path电路可以是指在不同操作(比如，读取或写入)期间，要向存储阵列201的y方向(指向位线或源极线的方向)的元器件提供电压的电路，比如，列解码器/bl驱动器306；其他模拟电路比如电压发生器等电路。
57.基于上述描述的存储器结构及相关技术，core mcu x4(以控制逻辑电路中的核心控制为采用微处理器为例)通过cbus与存储器的外围电路中的设定电路(x_path电路、y_
path电路、模拟电路)连接，以对设定电路包含的寄存器进行配置，其只能对整个寄存器进行操作，这样在需要对寄存器中的一位、两位或者几位数据进行改变时，还需要增加对于该寄存器中其它位数据的状态判断的语句，这样不仅导致处理时间增加，而且控制逻辑电路中用于存储程序的只读存储器(rom，read only memory)的尺寸也会增加。
58.基于此，为了解决上述技术问题，参看图5，其示出本发明实施例提供一种存储器的控制逻辑电路。如图5所示，该控制逻辑电路312包括：微处理器501和控制总线cbus 502，所述微处理器通过所述cbus 502与所述存储器的外围电路中的设定电路连接；所述设定电路包含寄存器；其中；
59.所述cbus 502包括用于传输所述微处理器发出的掩码控制信号的掩码控制线和用于传输数据的一组数据传输线；其中，在所述掩码控制线传输的掩码控制信号有效的情况下，所述数据传输线，用于传输掩码数据；所述掩码数据与所述控制数据共用作用以改变所述寄存器存储的原始数据中需要改变的数据位。
60.需要说明的是，这里所述的微控制器的一种具体形式，可以是前述图4中的core mcu x4。所说的cbus 502的一种具体形式可以是前述图4中的cbusx4的任一个。
61.其中，所述掩码控制信号可以在高电平时有效、在低电平时无效。需要说明的是，对于所述掩码控制信号的有效电平，其也可以在低电平有效、在高电平时无效，具体可以根据具体存储器而定，在此不用限制。
62.这里描述的技术方案可以理解为：在控制总线cbus中增加一条掩码控制线(之前不存在给掩码控制线)。然后，在该掩码控制线传输的掩码控制信号有效时，利用数据传输线传输掩码数据。而该掩码数据用于与所述数据传输线传输的控制数据共同作用以改变所述寄存器存储的原始数据中需要改变的数据位。
63.其中，所述数据传输线可以是指具有一定数据宽度的一组数据线，其中，数据宽度也就是数据位，其可以是8位、16位、32位等等。换句话说，所述数据传输线可以是指一次能够传输一定数据宽度的一组数据线。
64.在一些实施例中，所述cbus为仅用于向所述寄存器写入数据的单向总线。
65.在一些实施例中，所述微处理器501包括至少一个。比如，如图4所示，微处理器501包含4个。
66.需要说明的是，这里的设定电路可以是指如图4所示的x_path电路、y_path电路、模拟电路等，换句话说，外围电路中并不是所有的电路均是控制逻辑电路中的微处理器通过cbus通信的，而是如图4所示的不同种类的电路可以采用不同种类的控制总线通信。
67.在一些实施例中，所述cbus还可以包括：时钟控制线，其中；
68.所述时钟控制线，用于传输时钟信号；
69.所述数据传输线，用于在所述掩码控制信号有效的情况下，基于所述时钟信号传输所述掩码数据。
70.需要说明的是，时钟信号是计算机科学以及相关领域用语，是时序逻辑的基础，用于决定逻辑单元中的状态何时更新，是固定周期并与运行无关的信号量，总而言之，时钟信号在数据传输中具有比较重要的地位，因此，一般情况下，在数据传输时，均存在时钟信号。因此，控制总线中还会包含时钟控制线，以接收时钟信号。然后，所述数据传输线在所述掩码控制信号有效的情况下，基于所述时钟信号传输掩码数据。需要说明的是，在实际传输
时，根据所述时钟信号的上升沿和/或下降沿，利用数据传输线传输掩码数据。也就是，传输掩码数据的条件是：在掩码控制线上传输的掩码控制信号有效时，根据所述时钟信号的上升沿和/或下降沿传输所述掩码数据。
71.在一些实施例中，所述数据传输线，还用于在所述掩码数据传输之前或之后，基于所述时钟信号的传输所述控制数据。
72.需要说明的是，这里控制数据的传输在所述掩码数据传输之前或之后，根据所述时钟信号的上升沿和/或下降沿传输所述控制数据。
73.在一些实施例中，所述cbus还包括：一组地址传输线，其中；
74.所述一组地址传输线，用于传输所述寄存器的地址信号；所述地址信号用于使所述掩码数据和所述控制数据被传输到所述寄存器。
75.需要说明的是，为了指明对哪个寄存器进行配置，需要在数据传输过程将地址信号通过地址传输线进行传输。
76.为了理解上述描述，如图6所示，其示出本发明实施例提供的基于cbus传输掩码数据的时序图。在图6中，cbus_clk表示时钟信号，其中，数据传输线在所述时钟信号的下降沿时传输掩码数据或控制数据；cbus_data_is_mask表示输入到掩码控制线上的掩码控制信号，其中，该掩码控制信号的高电平为有效电平。cbus_data表示数据传输线传输的掩码数据或控制数据；cbus_addr表示地址总线传输的地址。此时，基于前面的描述，在cbus_data_is_mask为高电平且cbus_clk的下降沿到来时，利用数据传输线传输掩码数据。在cbus_data_is_mask为低电平且cbus_clk的下降沿到来时，利用数据传输线传输控制数据。在掩码数据传输之后，传输所述控制数据。然后，二者共同作用，改变寄存器需要改变的数据位。
77.本发明实施例，在不需要传输掩码数据时，其时序图如图7所示。在图7中，直接根据时钟信号的下降沿进行数据的传输，与以往的数据传输相同，在此不再赘述。
78.需要说明的是，这里出现了掩码数据和控制数据的位数仅是一个示例。地址的位数也是一个示例。并不用限制本发明。掩码数据和控制数据，以及地址均可包含已知可实现的位数。
79.需要说明的是，上述cbus包含的掩码控制线传输的掩码控制信号、数据传输线传输的掩码数据或控制数据、地址传输线上传输的地址信号均是一串二进制序列，该二进制序列是core mcux4解析主程序微控制器mp_mcu通过总线mbus向core mcux4发送的汇编指令获得的。其中，所说的汇编指令可以是伪指令。
80.其中，掩码数据的伪指令可以为：mask mask crtgt，其被core mcu x4解析成二进制序列，如图8所示。0～3位表示地址信号；4～11位表示掩码数据；12～15位表示掩码控制信号。从图8可以看出，在掩码控制信号有效时，12～15位全为1。
81.举例来说，在掩码数据的汇编伪指令为：mask 7fh 1时，其二进制序列如图9所示。这里，地址信号为0001，也就是编码为1的寄存器。掩码数据为：7fh，二进制序列为：01111111。
82.同理，控制数据的伪指令可以为：setr data crtgt，其被core mcux4解析成二进制序列，如图10所示。举例来说，在控制数据的汇编伪指令为：setr80h 1，其二进制序列如图11所示。地址信号为0001，也就是编码为1的寄存器。控制数据为：80h，二进制序列为：10000000。
83.需要说明的是，前述所说的所述掩码数据用于与所述数据传输线传输的控制数据共同作用以改变所述存储器中寄存器存储的原始数据中需要改变的数据位，具体来讲，就是掩码数据、控制数据与所述原始数据进行逻辑运算，以仅改变寄存器中原始数据中需要改变的数据位。
84.需要说明的是，所述逻辑运算可以是或(or)运算、与(and)运算或异或(xor)运算等。
85.这里描述的是，如何仅改变寄存器中需要改变的数据位上的数据的操作步骤。一种实现的方式，所述操作步骤可以包括：将掩码数据与所述寄存器中的原始数据进行第一次逻辑运算，获得中间运算结果；将所述中间运算结果再与所述控制数据进行第二次逻辑运算，获得目标运算结果；将所述目标运算结果按照原先的顺序存储于所述寄存器。
86.此时，存储于寄存器中的目标运算结果与原先的数据相比，仅需要改变的数据位被改变被期望值，而其他数据没有被改变，还是原来的数据。
87.举例来说，假设寄存器为8位寄存器，其原先存储的原始数据为：(00001000)2，如果仅需改变其最高位的数据，此时，可以触发控制总线中的掩码控制线，使其有效，以传输掩码数据(01111111)2，利用数据传输线传输控制数据(10000000)2，之后，先将掩码数据与原始数据按位与(第一次逻辑运算)，以得到中间运算结果(00001000)2，再将该中间运算结果与控制数据按位或(第二次逻辑运算)，最终得到目标运算结果：(10001000)2，将该(10001000)2按照原先的顺序存储于寄存器，此时，存储于寄存器中的数据仅改变了一位，也即实现了寄存器的位级控制。
88.这样的控制方式，不仅不影响寄存器中原先的数据传输方式，而且在仅需要改变寄存器某几位数据时，可以比较方便的实现，不仅可以节省处理时间，而且不需要大量的对于其他不需要改变位的判断语句，节省了rom的尺寸。
89.基于相同的发明构思，本发明实施例还提供一种存储器的操作方法，所述操作方法应用于所述存储器包含控制逻辑电路；所述控制逻辑电路包括微处理器和控制总线cbus；所述微处理器通过所述cbus与所述存储器的外围电路中的设定电路连接；所述设定电路包含寄存器；如图12所示，所述操作方法包括：
90.s1201：所述微处理器通过所述cbus的掩码控制线传输掩码控制信号；
91.s1202：在所述掩码控制信号有效的情况下，所述微处理器控制所述cbus的数据传输线传输掩码数据；所述掩码数据与所述控制数据共用作用以改变所述寄存器存储的原始数据中需要改变的数据位。
92.在一些实施例中，如图13所示，所述操作方法还包括：
93.s1301：将所述掩码数据与所述原始数据进行第一次逻辑运算，获得中间运算结果；
94.s1302：将所述中间运算结果与所述控制数据进行第二次逻辑运算，获得目标运算结果；
95.s1303：将所述目标运算结果按照原先的顺序存储于所述寄存器，以改变所述寄存器存储的原始数据中需要改变的数据位。
96.需要说明的是，本发明实施例提供的存储器的操作方法是基于前述提供的控制逻辑电路实现的，因此，二者均有相同的技术特征，此处技术方案中出现的名词，在前述已经
详细描述，在此不再赘述。
97.本发明实施例还提供一种存储器，存储阵列和与所述存储阵列单元耦接且用于控制所述存储阵列单元的外围电路，其中；所述外围电路包括上述的所述控制逻辑电路。
98.在一些实施例中，所述所述存储阵列为三维nand存储阵列。
99.本发明实施例还提供一种存储系统，包括：一个或多个前述存储器和与所述存储器耦接的存储器控制器；所述存储器控制器，用于向所述存储器发送各种操作命令。其中，所述各种操作包括读、写、擦除等等操作。
100.所述存储系统是固态硬盘ssd或存储卡。
101.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。