半导体存储器的制作方法

1.本发明涉及一种半导体存储器，特别是一种包括堆叠式电容的半导体存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory,dram)属一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line,wl)与位线(bit line,bl)，可定址至各个存储单元来控制各个存储单元的资料的存取。
3.一般来说，电容分成二种，堆叠式电容和沟渠式电容。堆叠式电容通常是设置在晶体管的顶上，而沟渠式电容通常是埋在装置基板内。近年，配合各种电子产品小型化的趋势，动态随机存储器装置的设计也朝向高集成度和高密度发展。由于高密度动态随机存储器装置的各存储单元排列很靠近，所以几乎已没有办法在横向上增加电容面积，而必需要从垂直方向上增高堆叠电容的高度，而增加电容面积及电容值，因此堆叠式电容已成为目前主流结构。然而，堆叠式电容整体而言更容易受到应力的影响而发生结构缺陷，造成可靠度异常。


技术实现要素：

4.本发明目的在于提供一种包括堆叠式电容的半导体存储器，其中电容阵列结构较外侧的堆叠式电容被制造成具有至少部分倾斜的轴线，具有优化整体结构应力配置，缓冲或减少电容阵列结构所受应力，提升半导体存储器的可靠度。
5.本发明一实施例提供一种半导体存储器，包括一衬底，包括至少一阵列区以及与所述阵列区的边缘邻接的一周边区。多个接触垫，设置在所述阵列区中。一电容阵列结构，设置在所述阵列区上。所述电容阵列结构包括多个电容，分别设置在一所述接触垫上，以及一中间支撑层，水平延伸在所述多个电容的腰部之间，而将各所述电容分成上半部和下半部，其中邻近所述阵列区边缘的所述电容的所述下半部倾斜，使所述上半部与所述接触垫之间包括一错位。
6.本发明另一实施例提供一种半导体存储器，包括一衬底，包括至少一阵列区以及与所述阵列区的边缘邻接的一周边区。多个接触垫，设置在所述阵列区中。一电容阵列结构，设置在所述阵列区上。所述电容阵列结构包括多个电容，分别设置在一所述接触垫上，以及一中间支撑层，水平延伸在所述多个电容的腰部之间，而将各所述电容分成上半部和下半部，其中邻近所述阵列区边缘的所述电容的所述上半部倾斜而与所述接触垫之间包括一错位。
附图说明
7.所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
8.图1为根据本发明一实施例的半导体存储器的一区块的平面示意图。
9.图2为图1的半导体存储器的部分剖面示意图。
10.图3为根据本发明一实施例的半导体存储器的剖面示意图。
11.图4为图3所示半导体存储器的另一剖面示意图。
12.图5为根据本发明一实施例的半导体存储器的剖面示意图。
13.图6为图5所示半导体存储器的另一剖面示意图。
14.图7为根据本发明一实施例的半导体存储器的剖面示意图。
15.图8为图7所示半导体存储器的另一剖面示意图。
16.图9为根据本发明一实施例的半导体存储器的剖面示意图。
17.图10为图9所示半导体存储器的另一剖面示意图。
18.其中，附图标记说明如下：
19.10
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半导体存储器
20.100
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衬底
21.100a
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边缘
22.102
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层间电介质层
23.104
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接触垫
24.106
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蚀刻停止层
25.120
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电容阵列结构
26.122
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电容
27.124
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中间支撑层
28.126
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顶部支撑层
29.130
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绝缘盖层
30.140
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平坦化层
31.122a
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上半部
32.122b
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下半部
33.ax
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轴线
34.ax1
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上部轴线
35.ax1-1
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延伸线
36.ax2
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下部轴线
37.be
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底电极
38.d1
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距离
39.d2
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距离
40.d3
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距离
41.dl
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电容电介质层
42.m1
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错位
43.m2
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错位
44.m3
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错位
45.r1
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阵列区
46.r1-1
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有源阵列区
47.r1-2
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虚设阵列区
48.r2
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周边区
49.s1
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间距
50.te
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顶电极
具体实施方式
51.为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。熟习本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
52.请参考图1，为根据本发明一实施例的半导体存储器10的一区块(bank)的平面示意图。半导体存储器10包括一衬底100，以及定义在衬底100上的多个阵列区r1和位于阵列区r1之间的周边区r2。各阵列区r1分别是一个存储器阵列片(memory array tile,mat)区，可再区分成设置有源存储单元(active memory cell)的有源阵列区r1-1及设置虚设存储单元(dummy memory cell)的虚设阵列区r1-2，其中虚设阵列区r1-2介于有源阵列区r1-1与周边区r2之间，包围住有源单元阵列区r1-1。周边区r2与阵列区r1的边缘相邻接，内设有局部解码器(local row decoder)及局部放大器(local sense amplifier)，用于控制阵列区r1的有源存储单元的读写操作。
53.请参考图2，为图1之半导体存储器10的部分剖面示意图。本发明的半导体存储器10为一种堆叠式电容(stacked capacitor)动态随机存储器(dram)，其主要包括衬底100、设置在衬底100的阵列区r1上的电容阵列结构120，以及覆盖在电容阵列结构120上的绝缘盖层130及平坦化层140。衬底100例如是硅(si)衬底、磊晶硅(epi-si)衬底、硅锗(sige)衬底、碳化硅(sic)衬底或硅覆绝缘(silicon-on-insulator,soi)衬底，但不限于此。衬底100中设有多个晶体管(图未示)，例如n型金氧化半导体(mos)晶体管，以及用于控制晶体管开关及存储单元(memory cell)读写操作的多条字线(图未示)和位线(图未示)。
54.衬底100及电容阵列结构120之间设有层间电介质层102，其中设有多个接触垫104，用于电连接衬底100中的晶体管以及电容阵列结构120中相应的一电容122。层间介质层120是由电介质材料构成，适用的电介质材料包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)、高介电(high-k)常数电介质材料，或者上述材料的组合，但不限于此。根据本发明一实施例，层间介质层120主要包括氮化硅(sin)。接触垫104包括导电材料，适用的导电材料可包括金属，例如钨(w)、铜(cu)、铝(al)、钛(ti)、钽(ta)，或前述金属材料的化合物、合金，及/或复合层，但不限于此。根据本发明一实施例，接触垫104主要包括钨(w)。根据本发明一些实施例，接触垫104为等距排列在层间电介质层102中，彼此相隔间距s1。
55.电容阵列结构120包括直立设置在接触垫104上并且彼此分离的多个底电极be、沿着底电极be侧壁覆盖的电容电介质层dl，以及覆盖在电容电介质层dl上并填满底电极be之间的间隙的顶电极te。在一些实施例中，层间电介质层102与电容阵列结构120之间包括一蚀刻停止层106，各电容122的底电极be分别贯穿蚀刻停止层106与接触垫104直接接触，通过接触垫104与衬底100中相应的一晶体管(图未示)电连接，作为存储单元的存储节点(storage node)。蚀刻停止层106包括电介质材料，例如氮化硅(sin)、碳化硅(sic)、氮碳化硅(sicn)、氮掺杂碳化硅(nitride doped silicon carbide,ndc)，但不限于此。底电极be和顶电极te分别包括导电材料，适用的导电材料可包括金属，例如钨(w)、铜(cu)、铝(al)、钛(ti)、钽(ta)，或前述金属材料的化合物、合金，及/或复合层，但不限于此。在一些实施例中，顶电极te可包括半导体材料。电容电介质层dl的材料可包括氧化硅(sio2)、氮化硅(sin)，或高介电常数(high-k)电介质，但不限于此。本实施例之底电极be可为底端封闭的中空圆柱状(hollow cylindrical shape)，使电容电介质层dl及顶电极te也沿着底电极be的内侧表面覆盖，增加底电极be与顶电极te之间的电容耦合面积，从而提高电容量。在其他实施例中，底电极be可为底端开口的中空圆柱状或实心圆柱状，但不限于此。
56.电容阵列结构120还包括中间支撑层124连接在底电极be的腰部之间，以在电容阵列结构120的制造过程中提供结构支撑，避免底电极be倒塌。于是，各电容122可被区分成中间支撑层124以上的上半部122a，以及位于中间支撑层124以下的下半部122b。在一些实施例中，电容阵列结构120还可包括顶部支撑层126连接在底电极be的顶部之间，以进一步确保电容122足够的结构支撑。中间支撑层124和顶部支撑层126可包括相同或不同的电介质材料，例如分别可包括氮化硅(sin)、碳化硅(sic)、氮碳化硅(sicn)、氮掺杂碳化硅(nitride doped silicon carbide,ndc)，但不限于此。
57.如图2所示，各电容122可包括一条沿着电容122的中心延伸通过整个电容122高度的轴线ax。在一些实施例中，当底电极be笔直往上延伸未倾斜时，轴线ax大致上为无弯折的直线。更细部地说，轴线ax可分成通过电容122上半部122a的上部轴线ax1和通过电容122下半部122b的下部轴线ax2，其中下部轴线ax2较佳与接触垫104的中心大致上在垂直方向上对齐，如此一来可使底电极be和接触垫104之间具有较大的接触面积，从而减少接触电阻。
58.绝缘盖层130共型地覆盖在电容阵列结构120的顶部和侧壁上(参考图4)，材料包括电介质材料，例如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)，但不限于此。绝缘盖层130用于保护或隔离电容阵列结构120。在一些实施例中，绝缘盖层130可在制造顶电极接触插塞时作为蚀刻停止层106。平坦化层140全面性地覆盖在衬底100和电容阵列结构120上并且填满电容阵列结构120之间的空隙(参考图4)，以平坦化阵列区r1和周边区r2之间由于电容阵列结构120所产生的显著阶梯差。平坦化层140包括电介质材料，例如氧化硅(sio2)、无掺杂硅玻璃(usg)、硼掺杂硅玻璃(bsg)、硼磷掺杂硅玻璃(bpsg)、氟掺杂硅玻璃(fsg)、碳氧化硅(sioc)或有机电介层(organic dielectric layer,odl)，但不限于此。
59.根据本发明一实施例，电容阵列结构120的制造方法可包括以下步骤。首先，在衬底100形成由下而上依序包括蚀刻停止层106、牺牲层(图未示)、中间支撑层124、另一牺牲层(图未示)和顶部支撑层126的叠层结构，然后进行蚀刻工艺以形成贯穿叠层结构并分别显露出接触垫104的底电极开口阵列。接着，进行沉积工艺，沿着底电极开口的侧壁和底面形成导电层，获得中空圆柱状的底电极be。接着，对顶部支撑层126和中间支撑层124进行图
案化以形成开口暴露出牺牲层，再利用蚀刻工艺掏空牺牲层，从而移除阵列区r1以外的叠层结构，并在顶部支撑层126、中间支撑层124和衬底100之间形成空腔，暴露出底电极be的外侧表面。接着，进行沉积工艺，沿着底电极be的内侧和外侧表面形成电容电介质层dl，再在电容电介质层dl上形成顶电极te的导电材料，并填满顶部支撑层126、中间支撑层124和衬底100之间形成空腔以及底电极be开口。后续，可选择对电容阵列结构120进行一回火工艺，以降低顶电极te导电材料的电阻。
60.在一些实施例中，平坦化层140(特别是平坦化层140填充在相邻电容阵列结构120之间的部分)可对衬底100与电容阵列结构120起到应力调节和缓冲的作用。在一些实施例中，可使电容阵列结构120位于虚设阵列区r1-2上的部分电容122发生倾斜来调整电容阵列结构120的侧壁轮廓，从而改变相邻电容阵列结构120之间的平坦化层140的剖面形状，进一步改良半导体存储器10整体的应力配置，缓冲或减少电容阵列结构120所受应力，提升半导体存储器10的可靠度。下文提供一些具体实施例以帮助本领域人员理解本发明的技术内容。需特别说明的是，为了便于说明及简化图示，以下实施例将使用轴线ax来表示电容122在衬底100上的位置及竖立的形状。电容阵列结构120的细部结构例如底电极be、顶电极te和电容电介质层dl可参考图2所示。
61.请参考图3，为根据本发明一实施例的半导体存储器10的剖面示意图。半导体存储器10包括衬底100，其包括邻接的阵列区r1及周边区r2。层间电介质层102设置在衬底100上，并包括多个接触垫104等距排列在层间电介质层102中，彼此相隔间距s1。电容阵列结构120以各电容122对应于一接触垫104的方式设置在阵列区r1上的层间电介质层102上。值得注意的是，可选择中间支撑层124及顶部支撑层126包括相同材料，使两者自阵列区r1内部往周边区r2的方向具有相同程度的沿着水平方向的伸张应力。如此一来，如图3所示，可造成虚设阵列区r1-2上特别是接近周边区r2的电容122的下半部122b往周边区r2倾斜，而具有曲线的下部轴线ax2，上半部122a则大致上维持垂直于衬底100表面，具有直线无弯折的上部轴线ax1。上部轴线ax1的延伸线ax1-1与相应的接触垫104之间包括错位。根据本发明一实施例，应力随着接近阵列区r1的边缘100a而渐增，于是电容122之延伸线ax1-1与接触垫104之间的错位会随着接触垫104与边缘100a的距离越近而渐增。举例来说，图3中最外侧的三个接触垫104与边缘100a的距离依序是d1、d2和d3，连接在所述三个接触垫104上的电容122的延伸线ax1-1与接触垫104的错位依序是m1、m2和m3，其中m1大于m2，m2大于m3。根据本发明一实施例，错位m1小于接触垫104之间的间距s1。
62.请参考图4，为图3所示半导体存储器10的另一剖面示意图，包括衬底100，其包括由周边区r2分隔开的两个阵列区r1。两个电容阵列结构120分别设置在阵列区r1上。绝缘盖层130共型地覆盖在电容阵列结构120的顶部和侧壁上，并延伸覆盖部分衬底100。平坦化层140全面性地覆盖住衬底100和电容阵列结构120，并且填满电容阵列结构120之间的空隙。电容阵列结构120由于电容122倾斜(如图3所示)而具有内切的侧壁轮廓，从而使平坦化层140填充在电容阵列结构120之间的部分具有梯形的剖面形状。
63.请参考图5和图6。图5为根据本发明一实施例的半导体存储器10的剖面示意图。图6为图3所示半导体存储器10的另一剖面示意图。本实施例与图3和图4的实施例的主要差异在于，中间支撑层124及顶部支撑层126可包括相同材料，且自阵列区r1内部往周边区r2的方向具有相同程度的沿着水平方向的压缩应力，以使接近周边区r2的电容122的下半部
122b往阵列区r1内部的方向倾斜，而上半部122a则大致上维持垂直于衬底100表面。如图5所示，电容122的下部轴线ax2为曲线，上部轴线ax1为无弯折的直线，上部轴线ax1的延伸线ax1-1与相应的接触垫104之间包括错位。根据本发明一实施例，应力随着接近阵列区r1的边缘100a而渐增，于是电容122的延伸线ax1-1与接触垫104之间的错位会随着接触垫104与边缘100a的距离越近而渐增。举例来说，图5中最外侧的三个接触垫104与边缘100a的距离依序是d1、d2和d3，连接在所述三个接触垫104上的电容122的延伸线ax1-1与接触垫104的错位依序是m1、m2和m3，其中m1大于m2，m2大于m3。根据本发明一实施例，错位m1小于接触垫104之间的间距s1。如此一来，如图6所示，电容阵列结构120可具有外斜的侧壁轮廓，从而使平坦化层140填充在电容阵列结构120之间的部分具有倒梯形的剖面形状。
64.请参考图7和图8。图7为根据本发明一实施例的半导体存储器10的剖面示意图。图8为图7所示半导体存储器10的另一剖面示意图。本实施例与图3和图4的实施例的主要差异在于，可选择中间支撑层124及顶部支撑层126包括不同材料，使中间支撑层124具有与衬底100大致上相符的应力，顶部支撑层126具有不同于中间支撑层124的应力，例如自阵列区r1内部往周边区r2的水平方向具有伸张应力。如此一来，接近周边区r2的电容122的上半部122a会往周边区r2的方向倾斜，而下半部122b大致上维持垂直于衬底100表面。如图7所示，电容122的上部轴线ax1为曲线，下部轴线ax2为无弯折的直线。上部轴线ax1的延伸线ax1-1(穿过顶部支撑层126的部分的延伸线)与相应的接触垫104之间的错位随着接触垫104与边缘100a的距离越近而渐增。举例来说，图7中最外侧的三个接触垫104与边缘100a的距离依序是d1、d2和d3，连接在所述三个接触垫104上的电容122的延伸线ax1-1与接触垫104的错位依序是m1、m2和m3，其中m1大于m2，m2大于m3。根据本发明一实施例，错位m1小于接触垫104之间的间距s1。如此一来，如图8所示，电容阵列结构120可具有内切的侧壁轮廓，从而使平坦化层140填充在电容阵列结构120之间的部分具有梯形的剖面形状。
65.请参考图9和图10。图9为根据本发明一实施例之半导体存储器10的剖面示意图。图10为图9所示半导体存储器10的另一剖面示意图。本实施例与图3和图4之实施例的主要差异在于，可选择中间支撑层124及顶部支撑层126包括不同材料，使中间支撑层124具有与衬底100大致上相符的应力，顶部支撑层126具有不同于中间支撑层124的应力，例如自阵列区r1内部往周边区r2的水平方向具有压缩应力。如此一来，接近周边区r2的电容122的上半部122a会往阵列区r1内部的方向倾斜，而下半部122b大致上维持垂直于衬底100表面。如图9所示，电容122的上部轴线ax1为曲线，下部轴线ax2为无弯折的直线。上部轴线ax1的延伸线ax1-1(穿过顶部支撑层126的部分的延伸线)与相应的接触垫104之间的错位随着接触垫104与边缘100a的距离越近而渐增。举例来说，图9中最外侧的三个接触垫104与边缘100a的距离依序是d1、d2和d3，连接在所述三个接触垫104上的电容122的延伸线ax1-1与接触垫104的错位依序是m1、m2和m3，其中m1大于m2，m2大于m3。根据本发明一实施例，错位m1小于接触垫104之间的间距s1。如此一来，如图10所示，电容阵列结构120可具有外斜的侧壁轮廓，从而使平坦化层140填充在电容阵列结构120之间的部分具有倒梯形的剖面形状。
66.综合以上，本发明提供一种包括堆叠式电容的半导体存储器10，其电容阵列结构120具有内切或外斜的侧壁轮廓，使平坦化层140填充在电容阵列结构120之间的部分具有梯形或倒梯形的剖面形状，进而改善半导体结构整体的应力配置，缓冲或减少电容阵列结构120所受应力，提升半导体存储器10的可靠度。需特别说明的是，以上通过选择支撑层的
材料以产生期望的应力来使接近周边区r2的电容122发生倾斜的方法为举例，本发明不以此为限。任何可使电容阵列结构120外侧的电容122依照期望的方向倾斜的方法，例如控制用于制作贯穿支撑层和牺牲层的底电极开口时的蚀刻工艺使外侧电容的电极开口倾斜，或者控制用于掏空牺牲层的支撑层开口图案设计来调整局部的支撑力及应力，或者控制顶电极沉积工艺参数并搭配支撑层开口图案设计而调控不同区域的沉积速率，或者控制沉积后回火工艺温度曲线，均可应用在本发明。
67.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。