掩膜结构/硅通孔的制备方法、半导体结构与流程

1.本发明涉及半导体制造技术领域，特别是涉及掩膜结构/硅通孔的制备方法、半导体结构。


背景技术：

2.随着电子产品轻薄化的要求，集成电路装置的封装技术一直朝轻薄化、小型化的方向发展。硅通孔(through silicon via，tsv)是一种让3d芯片封装遵循摩尔定律的互连技术，利用tsv技术可堆叠多片芯片，从而能够有效提高系统的整合度与效能并在单位面积内制作出集积度更高的堆叠芯片组系统。
3.tsv的设计概念来源于印刷电路板，通过在硅晶圆上以蚀刻或激光方式在芯片钻出钻孔(via)，再以导电材料如铜、多晶硅或钨等物质填满，使得两个芯片通过tsv中填充的导电材料电性连接。
4.然而，传统的tsv形成于芯片制成之后，如果芯片工艺窗口中密集分布有电路功能单元，则很难再进一步布局tsv工艺窗口，使得能够采用tsv技术堆叠的芯片类型有限。并且，由于集成电路芯片的集成度越来越高，体积越来越小，在集成电路芯片上钻孔的难度越来越高，很容易导致制成产品良率下降或可靠性降低。


技术实现要素：

5.基于此，有必要针对上述背景技术中的问题，提供一种掩膜结构/硅通孔的制备方法、半导体结构，在芯片功能区域定义的过程中，布局tsv区域，以在形成芯片功能结构的过程中，形成或预留tsv区域，避免在芯片制成之后，产生因芯片功能结构密集导致tsv技术应用受限及钻孔导致的产品良率下降或可靠性降低问题。
6.为实现上述目的及其他相关目的，本技术的一方面提供一种掩膜结构的制备方法，包括：
7.提供掩膜层；
8.图形化所述掩膜层，以形成图形化掩膜层，其中，所述图形化掩膜层内包括相互独立的第一开口图形及第一图形区域，所述第一开口图形用于限定存储区的位置及形状，所述第一图形区域内形成有第二开口图形，所述第二开口图形用于限定硅通孔的位置及形状。
9.于上述实施例中的掩膜结构的制备方法中，在芯片功能区域定义的过程中，布局tsv区域，使得制备的图形化掩膜层内包括相互独立的第一开口图形及第一图形区域，其中，所述第一开口图形用于限定存储区的位置及形状，所述第一图形区域内形成有第二开口图形，所述第二开口图形用于限定硅通孔的位置及形状。本实施例通过在芯片关键层对应的图形化掩膜层中设置独立的tsv区域图案，例如在形成用于限定存储区的位置及形状的第一开口图形的过程中，形成用于限定硅通孔的位置的第一图形区域，从而能够在利用该图形化掩膜层向晶圆转移图案以形成对应的芯片关键层的过程中，预留出或者同时形成
tsv区域，避免在芯片功能结构制成以后，产生因芯片功能结构密集导致tsv技术应用受限及钻孔导致的产品良率下降或可靠性降低问题。
10.在其中一个实施例中，所述掩膜层包括第一子掩膜层；所述图形化掩膜层包括第一子图形化掩膜层；所述图形化所述掩膜层，以形成图形化掩膜层包括：
11.于所述第一子掩膜层上形成相互独立的第三开口图形及第二图形区域，以形成所述第一子图形化掩膜层，其中，所述第三开口图形用于限定有源区的位置及形状，所述第二图形区域内形成有第四开口图形，所述第四开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第二图形区域在所述掩膜层的上表面的正投影与所述第一图形区域重合。
12.于上述实施例中的掩膜结构的制备方法中，通过在形成用于转移有源区图案的第一子图形化掩膜层的过程中，同时在该第一子图形化掩膜层中形成用于限定有源区的位置及形状的第三开口图形及用于限定硅通孔的位置的第二图形区域，其中，第二图形区域内形成有用于限定硅通孔的位置及形状的第四开口图形，从而能够在利用该第一子图形化掩膜层向晶圆转移图案以形成对应的有源区结构的过程中，预留出或者同时形成tsv区域，避免在芯片有源区结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
13.在其中一个实施例中，所述掩膜层还包括位于所述第一子掩膜层上方的第二子掩膜层；所述图形化掩膜层还包括第二子图形化掩膜层；所述图形化所述掩膜层，以形成图形化掩膜层还包括：
14.于所述第二子掩膜层上形成相互独立的第五开口图形及第三图形区域，以形成所述第二子图形化掩膜层，其中，所述第四开口图形用于限定位线的位置及形状，所述第三图形区域内形成有第六开口图形，所述第六开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第三图形区域在所述掩膜层的上表面的正投影与所述第一图形区域重合。
15.于上述实施例中的掩膜结构的制备方法中，通过在形成用于转移位线图案的第二子图形化掩膜层的过程中，同时在该第二子图形化掩膜层中形成用于限定位线的位置及形状的第五开口图形及用于限定硅通孔的位置的第三图形区域，其中，第三图形区域内形成有用于限定硅通孔的位置及形状的第六开口图形，从而能够在利用该第二子图形化掩膜层向晶圆转移图案以形成对应的位线结构的过程中，预留出或者同时形成tsv区域，避免在芯片位线结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
16.在其中一个实施例中，所述第一图形区域为正多边形区域；所述第二开口图形在所述掩膜层的上表面的正投影的形状为圆形、椭圆形或正多边形中至少一种。以便于利用第一图形区域实现堆叠层之间的对准，以及便于制备出侧壁应力更小且能够避免产生电流渗漏路径的硅通孔。
17.在其中一个实施例中，所述第二图形区域为正方形区域；所述第四开口图形在所述掩膜层的上表面的正投影的形状为边数大于或等于十二的正多边形；所述第四开口图形在所述掩膜层的上表面的正投影的中心点与所述第二图形区域的中心点重合；其中，所述第二图形区域的每条边均与相邻的所述第四开口图形的边平行。通过设置第四开口图形在
掩膜层的上表面的正投影的形状为正十二边形，便于在该正十二边形内形成圆角的硅通孔，以减小硅通孔的侧壁应力及电流渗漏路径；通过设置所述第四开口图形在所述掩膜层的上表面的正投影的中心点与所述第二图形区域的中心点重合，所述第二图形区域的每条边均与相邻的所述第四开口图形的边平行，便于实现堆叠层之间的硅通孔对准。
18.在其中一个实施例中，所述第四开口图形在所述掩膜层的上表面的正投影的相互平行的两条边的距离为7.0um-8.5um，以制备直径符合预设要求的硅通孔。
19.在其中一个实施例中，所述第二图形区域的每一条边与相邻且平行的所述第四开口图形的边的距离为15.0um-15.3um，以保证硅通孔远离芯片功能结构密集区域，避免产生因tsv导致的产品良率下降或可靠性降低问题。
20.在其中一个实施例中，所述掩膜层还包括位于所述第二子掩膜层远离所述第一子掩膜层一侧的第三子掩膜层；所述图形化掩膜层还包括第三子图形化掩膜层；所述图形化所述掩膜层，以形成图形化掩膜层还包括：
21.于所述第三子掩膜层上形成相互独立的第七开口图形及第四图形区域，以形成所述第三子图形化掩膜层，其中，所述第七开口图形用于限定电容接触沟槽的位置及形状，所述第四图形区域内形成有第八开口图形，所述第八开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合。
22.于上述实施例中的掩膜结构的制备方法中，通过在形成用于转移电容接触沟槽图案的第三子图形化掩膜层的过程中，同时在该第三子图形化掩膜层中形成用于限定电容接触沟槽的位置及形状的第七开口图形及用于限定硅通孔的位置的第四图形区域，其中，第四图形区域内形成有用于限定硅通孔的位置及形状的第八开口图形，从而能够在利用该第三子图形化掩膜层向晶圆转移图案以形成对应的电容接触沟槽的过程中，预留出或者同时形成tsv区域，避免在芯片电容接触结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
23.在其中一个实施例中，所述第三图形区域为正方形区域，且所述第三图形区域在所述掩膜层的上表面的正投影与所述第一图形区域重合；所述第八开口图形的形状为正十二边形；所述第八开口图形在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合；其中，所述第四图形区域的每条边均与相邻的所述第八开口图形的边平行。本实施例便于利用正方形区域实现后续形成的芯片功能层的对准；通过设置所述第八开口图形的形状为正十二边形，所述第八开口图形在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合，所述第四图形区域的每条边均与相邻的所述第八开口图形的边平行，便于实现堆叠层之间的硅通孔对准，以及便于在该正十二边形内形成圆角的硅通孔，以减小硅通孔的侧壁应力及电流渗漏路径。
24.在其中一个实施例中，所述掩膜层还包括位于所述第三子掩膜层远离所述第二子掩膜层一侧的第四子掩膜层；所述图形化掩膜层还包括第四子图形化掩膜层；所述图形化所述掩膜层，以形成图形化掩膜层还包括：
25.于所述第四子掩膜层上形成第五图形区域，以形成所述第四子图形化掩膜层，其中，所述第五图形区域内形成有第九开口图形及第十开口图形，所述第九开口图形用于限定第一金属线沟槽的位置及形状，所述第十开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第五图形区域在所述掩膜层的上表面的正投影位于所述第一图
形区域内。
26.于上述实施例中的掩膜结构的制备方法中，通过在形成用于转移第一金属线沟槽图案的第四子图形化掩膜层的过程中，同时在该第四子图形化掩膜层中形成用于限定第一金属线沟槽的位置及形状的第九开口图形及用于限定硅通孔的位置的第五图形区域，其中，第五图形区域内形成有用于限定硅通孔的位置及形状的第十开口图形，从而能够在利用该第四子图形化掩膜层向晶圆转移图案以形成对应的第一金属线沟槽的过程中，预留出或者同时形成tsv区域，避免在芯片第一金属线结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
27.在其中一个实施例中，所述掩膜层还包括位于所述第四子掩膜层远离所述第三子掩膜层一侧的第五子掩膜层；所述图形化掩膜层还包括第五子图形化掩膜层；所述图形化所述掩膜层，以形成图形化掩膜层还包括：
28.于所述第五子掩膜层上形成第六图形区域，以形成所述第五子图形化掩膜层，所述第六图形区域内形成有第十一开口图形及第十二开口图形，所述第十一开口图形用于限定第二金属线沟槽的位置及形状，所述第十二开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第六图形区域在所述掩膜层的上表面的正投影位于所述第一图形区域内，并且覆盖所述第五图形区域在所述掩膜层的上表面的正投影。
29.于上述实施例中的掩膜结构的制备方法中，通过在形成用于转移第二金属线沟槽图案的第五子图形化掩膜层的过程中，同时在该第五子图形化掩膜层中形成用于限定第二金属线沟槽的位置及形状的第十一开口图形及用于限定硅通孔的位置的第六图形区域，其中，第六图形区域内形成有用于限定硅通孔的位置及形状的第十二开口图形，从而能够在利用该第五子图形化掩膜层向晶圆转移图案以形成对应的第二金属线沟槽的过程中，预留出或者同时形成tsv区域，避免在芯片第二金属线结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
30.在其中一个实施例中，所述掩膜层还包括位于所述第五子掩膜层远离所述第四子掩膜层一侧的第六子掩膜层；所述图形化掩膜层还包括第六子图形化掩膜层；所述图形化所述掩膜层，以形成图形化掩膜层还包括：
31.于所述第六子掩膜层上形成第七图形区域，以形成所述第六子图形化掩膜层，所述第七图形区域内形成有第十三开口图形及第十四开口图形，所述第十三开口图形用于限定连接垫的位置及形状，所述第十四开口图形在所述掩膜层的上表面的正投影覆盖所述第二开口图形，所述第七图形区域在所述掩膜层的上表面的正投影位于所述第一图形区域内，并且覆盖所述第六图形区域在所述掩膜层的上表面的正投影。
32.于上述实施例中的掩膜结构的制备方法中，通过在形成用于转移连接垫图案的第六子图形化掩膜层的过程中，同时在该第六子图形化掩膜层中形成用于限定连接垫的位置及形状的第十三开口图形及用于限定硅通孔的位置的第七图形区域，其中，第七图形区域内形成有用于限定硅通孔的位置及形状的第十四开口图形，从而形成与硅通孔电连接的连接垫，便于两个芯片通过连接垫和tsv中填充的导电材料电性连接。
33.在其中一个实施例中，所述第十四开口图形在所述掩膜层的上表面的正投影的形状为正八边形；所述第十四开口图形在所述掩膜层的上表面的正投影的中心点，与所述第二开口图形的中心点重合。
34.本技术的另一方面提供一种硅通孔的制备方法，在制备硅通孔的过程中执行任一本技术实施例中所述掩膜结构的制备方法的步骤，以在形成芯片功能结构的过程中，形成或预留tsv区域，有效提高制成产品的良率及可靠性。
35.本技术的又一方面提供一种半导体结构，采用任一本技术实施例中所述的硅通孔的制备方法制备硅通孔，本实施例简化了硅通孔的制备工艺流程及成本，并且有效提高制成产品的良率及可靠性。
附图说明
36.为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
37.图1显示为一种存储芯片的存储区及外围区的俯视图结构示意图；
38.图2显示为本技术第一实施例中提供的一种掩膜结构的制备方法的流程图；
39.图3显示为本技术第二实施例中提供的一种掩膜结构的制备方法的流程图；
40.图4为图3所得的一种掩膜结构的俯视图示意图；
41.图5显示为本技术第三实施例中提供的一种掩膜结构的制备方法的流程图；
42.图6为图5所得的一种掩膜结构的俯视图示意图；
43.图7显示为本技术第四实施例中提供的一种掩膜结构的制备方法的流程图；
44.图8为图7所得的一种掩膜结构的俯视图示意图；
45.图9显示为本技术第五实施例中提供的一种掩膜结构的制备方法的流程图；
46.图10为图9所得的一种掩膜结构的俯视图示意图；
47.图11显示为本技术第六实施例中提供的一种掩膜结构的制备方法的流程图；
48.图12为图11所得的一种掩膜结构的俯视图示意图；
49.图13显示为本技术第七实施例中提供的一种掩膜结构的制备方法的流程图；
50.图14为图13所得的一种掩膜结构的俯视图示意图；
51.附图标记说明：
52.101、存储区；102、外围区；1011、位线；1012、字线；104、有源区；110、沟槽隔离结构；10、第一子图形化掩膜层；11、第三开口图形；12、第二图形区域；121、第四开口图形；20、第二子图形化掩膜层；21、第五开口图形；22、第三图形区域；221、第六开口图形；30、第三子图形化掩膜层；31、第七开口图形；32、第四图形区域；321、第八开口图形；40、第四子图形化掩膜层；41、第九开口图形；42、第五图形区域；421、第十开口图形；50、第五子图形化掩膜层；51、第十一开口图形；52、第六图形区域；521、第十二开口图形；60、第六子图形化掩膜层；61、第十三开口图形；62、第七图形区域；621、第十四开口图形。
具体实施方式
53.为了便于理解本技术，下面将参考相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
54.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的
技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
55.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
56.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
57.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
58.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
59.本技术实施例中所述的“边”均为所述结构在掩膜层的上表面的正投影的边。
60.请参阅图1-图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
61.请参阅图1，对于半导体存储产品来说，半导体存储器件的存储单元阵列一般位于衬底上的存储区101内，在位于存储区外围的外围区102中形成有外围电路(未图示)，外围电路经由位线1011、字线1012与存储区101中的存储单元阵列电连接。存储区101可以是其有源区104密度相对高的高密度区域，有源区104为沟槽隔离结构110限定的区域，外围区102可以是有源区密度相对低的低密度区域。作为示例，诸如动态随机存取存储器(dram)的
易失性存储单元阵列形成在存储区101中。或者，诸如闪速存储器的非易失性存储单元阵列形成在存储区101中。
62.传统的tsv一般在芯片的外围区102内形成，以避免影响芯片的存储性能及可靠性。为了避免tsv中导电层在导电的过程中产生电流渗漏路径，需要在tsv的四周形成绝缘保护层，以避免tsv中导电层与芯片中的功能结构电性接触。为了避免在芯片上钻孔及其导致的产品良率及可靠性降低的技术问题，本技术提供一种掩膜结构/硅通孔的制备方法、半导体结构，在芯片功能区域定义的过程中，布局tsv区域，以在形成芯片功能结构的过程中，形成或预留tsv区域，避免在芯片制成之后，产生因芯片功能结构密集导致tsv技术应用受限及钻孔导致的产品良率下降或可靠性降低问题。
63.请参阅图2，在本技术的一个实施例中，提供了一种掩膜结构的制备方法，包括如下步骤：
64.步骤s1：提供掩膜层；
65.步骤s2：图形化所述掩膜层，以形成图形化掩膜层，其中，所述图形化掩膜层内包括相互独立的第一开口图形及第一图形区域，所述第一开口图形用于限定存储区的位置及形状，所述第一图形区域内形成有第二开口图形，所述第二开口图形用于限定硅通孔的位置及形状。
66.作为示例，请继续参阅图1与图2，通过在芯片功能区域定义的过程中，布局tsv区域，使得制备的图形化掩膜层内包括相互独立的第一开口图形及第一图形区域，其中，所述第一开口图形用于限定存储区101的位置及形状，所述第一图形区域内形成有第二开口图形，所述第二开口图形用于限定硅通孔的位置及形状。本实施例通过在芯片关键层对应的图形化掩膜层中设置独立的tsv区域图案，从而能够在利用该图形化掩膜层向晶圆转移图案以形成对应的芯片关键层的过程中，预留出或者同时形成tsv区域，避免在芯片功能结构制成以后，产生因芯片功能结构密集导致tsv技术应用受限及钻孔导致的产品良率下降或可靠性降低问题。
67.作为示例，形成的图形化掩膜层可以包括硬掩膜层，硬掩膜层可以是单层结构，也可以是多层堆叠结构，其材质可以是氧化硅；之后在所述硬掩膜层上涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层，图形化的光刻胶层定义出存储区的形状及位置、tsv区域的位置，以及tsv的形状及位置，再基于图形化的光刻胶层刻蚀硬掩膜层以形成图形化掩膜层，然后去除图形化的光刻胶层。当然，在本技术的其他实施例中，也可以在形成图形化掩膜层的过程中保留图形化的光刻胶层，在刻蚀衬底后，再去除所述图形化的光刻胶层。
68.作为示例，在本技术的一个实施例中，可以通过使用光刻机将存储区图形与tsv区图形一次曝光，同时制作，减少了tsv工艺流程及器件制造成本，从而能够在利用该图形化掩膜层向晶圆转移图案以形成对应的芯片关键层的过程中，预留出或者同时形成tsv区域，避免在芯片功能结构制成以后，产生因芯片功能结构密集导致tsv技术应用受限及钻孔导致的产品良率下降或可靠性降低问题。
69.作为示例，请参阅图3，在本技术的一个实施例中，所述掩膜层包括第一子掩膜层；所述图形化掩膜层包括第一子图形化掩膜层，步骤s2中可以包括如下步骤：
70.步骤s21：于第一子掩膜层上形成相互独立的第三开口图形及第二图形区域，以形
成所述第一子图形化掩膜层，其中，所述第三开口图形用于限定有源区的位置及形状，所述第二图形区域内形成有第四开口图形，所述第四开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第二图形区域在所述掩膜层的上表面的正投影与所述第一图形区域重合。
71.作为示例，请参阅图4，通过在形成用于转移有源区图案的第一子图形化掩膜层10的过程中，同时在该第一子图形化掩膜层10中形成用于限定有源区104的位置及形状的第三开口图形11及用于限定硅通孔的位置的第二图形区域12，其中，第二图形区域12内形成有用于限定硅通孔的位置及形状的第四开口图形121，从而能够在利用该第一子图形化掩膜层10向晶圆转移图案以形成对应的有源区结构的过程中，预留出或者同时形成tsv区域，避免在芯片有源区结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
72.作为示例，在本技术的一个实施例中，所述第一图形区域为正多边形区域；所述第二开口图形在所述掩膜层的上表面的正投影的形状可以为圆形、椭圆形或正多边形中至少一种。以便于利用第一图形区域实现堆叠层之间的对准，以及便于制备出侧壁应力更小且能够避免产生电流渗漏路径的硅通孔。
73.作为示例，请继续参阅图4，在本技术的一个实施例中，第二图形区域12为正方形区域；第四开口图形121在掩膜层的上表面的正投影的内边界线的形状为正十二边形；第四开口图形121在掩膜层的上表面的正投影的中心点与第二图形区域12的中心点重合；其中，第二图形区域12的每条边均与相邻的第四开口图形121的边平行。通过设置第四开口图形121在掩膜层的上表面的正投影的形状为正十二边形，便于在该正十二边形内形成圆角的硅通孔，以减小硅通孔的侧壁应力及电流渗漏路径；通过设置第四开口图形121在所述掩膜层的上表面的正投影的中心点与所述第一图形区域(未图示)的中心点重合，第二图形区域12的每条边均与相邻的第四开口图形121的边平行，便于实现堆叠层之间的硅通孔对准。
74.作为示例，请继续参阅图4，在本技术的一个实施例中，可以设置第四开口图形121的相互平行的两条边的距离d1为7.0um-8.5um，例如，可以设置第四开口图形121的相互平行的两条边的距离d1为7.0um、7.3um、7.7um、8.0um或8.5um等，以制备直径符合预设要求的硅通孔。可以设置第二图形区域12的每一条边与相邻且平行的第四开口图形121的边的距离l1为15.0um-15.3um，例如，可以设置第二图形区域12的每一条边与相邻且平行的第四开口图形121的边的距离l1为15.0um、15.1um、15.2um或15.3um，以保证硅通孔远离芯片功能结构密集区域，避免产生因tsv导致的产品良率下降或可靠性降低问题。
75.作为示例，请参阅图5，在本技术的一个实施例中，所述掩膜层还包括位于所述第一子掩膜层上方的第二子掩膜层；所述图形化掩膜层还包括第二子图形化掩膜层，步骤s2中还可以包括如下步骤：
76.步骤s22：于所述第二子掩膜层上形成相互独立的第五开口图形及第三图形区域，以形成所述第二子图形化掩膜层，其中，所述第四开口图形用于限定位线的位置及形状，所述第三图形区域内形成有第六开口图形，所述第六开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第三图形区域在所述掩膜层的上表面的正投影与所述第一图形区域重合。
77.作为示例，请参阅图6，通过在形成用于转移位线图案的第二子图形化掩膜层20的
过程中，同时在该第二子图形化掩膜层20中形成用于限定位线的位置及形状的第五开口图形21及用于限定硅通孔的位置的第三图形区域22，其中，第三图形区域22内形成有用于限定硅通孔的位置及形状的第六开口图形221，从而能够在利用该第二子图形化掩膜层20向晶圆转移图案以形成对应的位线结构的过程中，预留出或者同时形成tsv区域，避免在芯片位线结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
78.作为示例，请继续参阅图6，第三图形区域22为正方形区域，且第三图形区域22在掩膜层的上表面的正投影与第一图形区域(未图示)重合；第六开口图形221在掩膜层的上表面的正投影的形状为正十二边形；第六开口图形221在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合；其中，第三图形区域22的每条边均与相邻的第六开口图形221的一条边平行。第六开口图形221在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点及第三图形区域22的中心点均重合，便于实现堆叠层之间的硅通孔对准，以及便于在第六开口图形221内形成圆角的硅通孔。可以设置第三图形区域22的每一条边与相邻且平行的第六开口图形221的边的距离l2为15.0um-15.3um，例如，可以设置第三图形区域22的每一条边与相邻且平行的第六开口图形221的边的距离l2为15.0um、15.1um、15.2um或15.3um，以保证硅通孔远离芯片功能结构密集区域，避免产生因tsv导致的产品良率下降或可靠性降低问题。
79.作为示例，请参阅图7，在本技术的一个实施例中，所述掩膜层还包括位于所述第二子掩膜层远离所述第一子掩膜层一侧的第三子掩膜层；所述图形化掩膜层还包括第三子图形化掩膜层；步骤s2中还可以包括如下步骤：
80.步骤s23：于所述第三子掩膜层上形成相互独立的第七开口图形及第四图形区域，以形成所述第三子图形化掩膜层，其中，所述第七开口图形用于限定电容接触沟槽的位置及形状，所述第四图形区域内形成有第八开口图形，所述第八开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合。
81.作为示例，请参阅图8，通过在形成用于转移电容接触沟槽图案的第三子图形化掩膜层30的过程中，同时在该第三子图形化掩膜层30中形成用于限定电容接触沟槽的位置及形状的第七开口图形31及用于限定硅通孔的位置的第四图形区域32，其中，第四图形区域32内形成有用于限定硅通孔的位置及形状的第八开口图形321，从而能够在利用该第三子图形化掩膜层30向晶圆转移图案以形成对应的电容接触沟槽的过程中，预留出或者同时形成tsv区域，避免在芯片电容接触结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
82.作为示例，请继续参阅图8，可以设置第四图形区域32为正方形区域，且第四图形区域32在所述掩膜层的上表面的正投影与所述第一图形区域重合；第八开口图形321在所述掩膜层的上表面的正投影的形状为正十二边形；第八开口图形321在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合；其中，第四图形区域32的每条边均与相邻的第八开口图形321的一条边平行。通过设置第八开口图形321在所述掩膜层的上表面的正投影的形状为正十二边形，第八开口图形321在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合，第四图形区域32的每条边均与相邻的第八开口图形321的一条边平行，便于实现堆叠层之间的硅通孔对准，以及便于在该正十二边形内形
成圆角的硅通孔，以减小硅通孔的侧壁应力及电流渗漏路径。可以设置第四图形区域32的每一条边与相邻且平行的第八开口图形321的边的距离l3为15.0um-15.3um，例如，可以设置第四图形区域32的每一条边与相邻且平行的第八开口图形321的边的距离l3为15.0um、15.1um、15.2um或15.3um，以保证硅通孔远离芯片功能结构密集区域，避免产生因tsv导致的产品良率下降或可靠性降低问题。
83.作为示例，请参阅图9，在本技术的一个实施例中，所述掩膜层还包括位于所述第三子掩膜层远离所述第二子掩膜层一侧的第四子掩膜层；所述图形化掩膜层还包括第四子图形化掩膜层；步骤s2中还可以包括如下步骤：
84.步骤s24：于所述第四子掩膜层上形成第五图形区域，以形成所述第四子图形化掩膜层，其中，所述第五图形区域内形成有第九开口图形及第十开口图形，所述第九开口图形用于限定第一金属线沟槽的位置及形状，所述第十开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第五图形区域在所述掩膜层的上表面的正投影位于所述第一图形区域内。
85.作为示例，请参阅图10，在本技术的一个实施例中，通过在形成用于转移第一金属线沟槽图案的第四子图形化掩膜层40的过程中，同时在该第四子图形化掩膜层40中形成用于限定第一金属线沟槽的位置及形状的第九开口图形41及用于限定硅通孔的位置的第五图形区域42，其中，第五图形区域42内形成有用于限定硅通孔的位置及形状的第十开口图形421，从而能够在利用该第四子图形化掩膜层40向晶圆转移图案以形成对应的第一金属线沟槽的过程中，预留出或者同时形成tsv区域，避免在芯片第一金属线结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
86.作为示例，请继续参阅图10，在本技术的一个实施例中，可以设置第五图形区域42为正方形区域，该正方形区域的边长为l0，且第五图形区域42在所述掩膜层的上表面的正投影与所述第一图形区域重合；第十开口图形421在所述掩膜层的上表面的正投影的形状为正十二边形；第十开口图形421在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合；其中，第五图形区域42的每条边均与相邻的第十开口图形421的一条边平行。通过设置第十开口图形421在所述掩膜层的上表面的正投影的形状为正十二边形，第十开口图形421在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合，第五图形区域42的每条边均与相邻的第十开口图形421的一条边平行，便于实现堆叠层之间的硅通孔对准，以及便于在该正十二边形内形成圆角的硅通孔，以减小硅通孔的侧壁应力及电流渗漏路径。可以设置第五图形区域42的每一条边与相邻且平行的第十开口图形421的边的距离l5为15.0um-15.3um，例如，可以设置第五图形区域42的每一条边与相邻且平行的第十开口图形421的边的距离l5为15.0um、15.1um、15.2um或15.3um，以保证硅通孔远离芯片功能结构密集区域，避免产生因tsv导致的产品良率下降或可靠性降低问题。可以设置第九开口图形41为阵列排布，且该第九开口图形41形成的阵列在所述掩膜层的上表面的正投影的形状为正方形，该正方形的边长l4为19.8um-20.2um，例如第九开口图形41形成的阵列的边长l4可以为19.8um、20.0um或20.2um。第五图形区域42的边长l0可以为37.4um-38.0um，例如，第五图形区域42的边长l0可以为37.4um、37.7um或38.0um。
87.作为示例，请参阅图11，在本技术的一个实施例中，所述掩膜层还包括位于所述第四子掩膜层远离所述第三子掩膜层一侧的第五子掩膜层；所述图形化掩膜层还包括第五子
图形化掩膜层；步骤s2中还可以包括如下步骤：
88.步骤s25：于所述第五子掩膜层上形成第六图形区域，以形成所述第五子图形化掩膜层，所述第六图形区域内形成有第十一开口图形及第十二开口图形，所述第十一开口图形用于限定第二金属线沟槽的位置及形状，所述第十二开口图形在所述掩膜层的上表面的正投影与所述第二开口图形重合，所述第六图形区域在所述掩膜层的上表面的正投影位于所述第一图形区域内，并且覆盖所述第五图形区域在所述掩膜层的上表面的正投影。
89.作为示例，请参阅图12，在本技术的一个实施例中，通过在形成用于转移第二金属线沟槽图案的第五子图形化掩膜层50的过程中，同时在该第五子图形化掩膜层50中形成用于限定第二金属线沟槽的位置及形状的第十一开口图形51及用于限定硅通孔的位置的第六图形区域52，其中，第六图形区域52内形成有用于限定硅通孔的位置及形状的第十二开口图形521，从而能够在利用该第五子图形化掩膜层50向晶圆转移图案以形成对应的第二金属线沟槽的过程中，预留出或者同时形成tsv区域，避免在芯片第二金属线结构制成以后，产生tsv工艺窗口面积太小及钻孔导致的产品良率下降或可靠性降低问题。
90.作为示例，请继续参阅图12，在本技术的一个实施例中，可以设置第六图形区域52为正方形区域，该正方形区域的边长为l7，且第六图形区域52在所述掩膜层的上表面的正投影与所述第一图形区域重合；第十二开口图形521在所述掩膜层的上表面的正投影的形状为正十二边形；第十二开口图形521在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合；其中，第六图形区域52的每条边均与相邻的第十二开口图形521的一条边平行。可以设置第十一开口图形51为阵列排布，且该第十一开口图形51形成的阵列在所述掩膜层的上表面的正投影的形状为正方形，该正方形的边长l6为24um-26um，例如，第十一开口图形51形成的阵列的边长l6可以为24um、25um或26um。第六图形区域52的边长l7可以为37.4um-38.0um，例如，第六图形区域52的边长l7可以为37.4um、37.7um或38.0um。
91.作为示例，请参阅图13，在本技术的一个实施例中，所述掩膜层还包括位于所述第五子掩膜层远离所述第四子掩膜层一侧的第六子掩膜层；所述图形化掩膜层还包括第六子图形化掩膜层；步骤s2中还可以包括如下步骤：
92.步骤s26：于所述第六子掩膜层上形成第七图形区域，以形成所述第六子图形化掩膜层，所述第七图形区域内形成有第十三开口图形及第十四开口图形，所述第十三开口图形用于限定连接垫的位置及形状，所述第十四开口图形在所述掩膜层的上表面的正投影覆盖所述第二开口图形，所述第七图形区域在所述掩膜层的上表面的正投影位于所述第一图形区域内，并且覆盖所述第六图形区域在所述掩膜层的上表面的正投影。
93.作为示例，请参阅图14，在本技术的一个实施例中，通过在形成用于转移连接垫图案的第六子图形化掩膜层60的过程中，同时在该第六子图形化掩膜层60中形成用于限定连接垫的位置及形状的第十三开口图形61及用于限定硅通孔的位置的第七图形区域62，其中，第七图形区域62内形成有用于限定硅通孔的位置及形状的第十四开口图形621，从而形成与硅通孔电连接的连接垫，便于两个芯片通过连接垫和tsv中填充的导电材料电性连接。
94.作为示例，请继续参阅图14，在本技术的一个实施例中，第十四开口图形621在所述掩膜层的上表面的正投影的形状为正八边形；第十四开口图形621在所述掩膜层的上表面的正投影的中心点，与所述第一开口图形的中心点重合。可以设置第七图形区域62为正
方形区域，该正方形区域的边长为l7，且第七图形区域62在所述掩膜层的上表面的正投影与所述第一图形区域重合；第十四开口图形621在所述掩膜层的上表面的正投影的形状为正十二边形；第十四开口图形621在所述掩膜层的上表面的正投影的中心点与所述第一图形区域的中心点重合；其中，第七图形区域62的每条边均与相邻的第十四开口图形621的一条边平行。可以设置第十三开口图形61在所述掩膜层的上表面的正投影位于预设正方形区域内，且该预设正方形区域的边长l8为28um-32um，例如，预设正方形区域的边长l8可以为28um、30um或32um。第七图形区域62的边长l7可以为37.4um-38.0um，例如，第七图形区域62的边长l7可以为37.4um、37.7um或38.0um。
95.作为示例，在本技术的一个实施例中，提供了一种硅通孔的制备方法，在制备硅通孔的过程中执行任一本技术实施例中所述掩膜结构的制备方法的步骤，以在形成芯片功能结构的过程中，形成或预留tsv区域，有效提高制成产品的良率及可靠性。
96.作为示例，在本技术的一个实施例中，提供了一种半导体结构，采用任一本技术实施例中所述的硅通孔的制备方法制备硅通孔，本实施例简化了硅通孔的制备工艺流程及成本，并且有效提高制成产品的良率及可靠性。
97.请注意，上述实施例仅出于说明性目的而不意味对本技术的限制。
98.应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
99.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
100.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
101.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。