晶圆、切割晶圆的方法、以及芯片与流程

1.本技术涉及半导体制造领域，尤其涉及一种晶圆、切割晶圆的方法、以及芯片。


背景技术：

2.在芯片产品的制作过程中，需要通过各种工艺技术在晶圆上制作集成电路，以在晶圆上形成具有一定功能的芯片。这样就可以把一整片完整的晶圆(wafer)切割成一粒粒的晶粒(即芯片)，以方便下一道工序的生产加工。
3.目前，一次流片制作出来的掩模(mask)只能生产一种芯片，但在一些领域的实际应用场景中，往往需要一些相同功能但处理能力不同的芯片，例如，应用于8核处理器和4核处理器的芯片。若按传统的制作方法，需要进行两次流片以制作出两个不同的掩模，这样不仅增加了nre(non-recurring engineering，一次性工程)费用，还增加了时间成本。


技术实现要素：

4.本技术旨在提供一种晶圆、切割晶圆的方法、以及芯片，以在切片前仅需一次流片制作掩模即可在切片后获得不同结构的芯片，由此可以扩大了芯片的种类，进而提高了晶圆的适用范围。
5.为了实现上述目的，本技术提供了一种晶圆，该晶圆包括：多个芯片；每个芯片包括至少一个核心逻辑区；每个核心逻辑区的外围设有保护区，每个核心逻辑区的保护区的外围设有切割区；所述每个核心逻辑区包括用于阻断相邻核心逻辑区通信信号的隔离单元；所述切割区包括用于连接两侧核心逻辑区的电路单元。
6.进一步地，所述晶圆还包括用于提供电源信号的同一供电网格；所述每个核心逻辑区还包括用于隔离电源信号的场效应管。
7.进一步地，所述晶圆还包括多个提供不同电源信号的供电网格；其中，所述每个核心逻辑区包括一个供电网格。
8.进一步地，所述每个核心逻辑区外围的保护区之间的切割区还包括用于保护所述每个核心逻辑区中电路的静电泄放单元。
9.进一步地，所述芯片包括多个核心逻辑区；其中，每个核心逻辑区设有用于检测相邻核心逻辑区之间是否通信顺畅的自测试逻辑单元。
10.进一步地，所述芯片包括用于检测至少一个核心逻辑区中的测试链是否形成闭环的回环逻辑单元。
11.进一步地，所述核心逻辑区还包括：用于控制相邻核心逻辑区之间通信信号的时钟门控逻辑单元和电源门控逻辑单元、用于消除不同时钟导致的亚稳态现象的跨时钟域同步单元、以及用于保证所述供电网格提供的电源信号稳定性的去耦电容单元。
12.进一步地，至少两个核心逻辑区在纵向上的尺寸不同；和/或，所述至少两个核心逻辑区在横向上的尺寸不同。
13.本技术还提供了一种切割本技术提供的上述晶圆的方法，该方法包括：沿所述晶
圆中一个核心逻辑区外围的保护区之间的切割区和/或多个核心逻辑区外围的保护区之间的切割区进行切割，得到多个芯片。
14.本技术还提供了一种芯片，由切割本中请提供的上述晶圆获得，其中，切割晶圆的方法为本技术提供的上述方法。
15.本技术一些实施例提供的技术方案带来的有益效果至少包括：
16.在本技术的上述实施例中，晶圆可以包括：多个芯片；每个芯片包括至少一个核心逻辑区；每个核心逻辑区的外围设有保护区，每个核心逻辑区的保护区的外围设有切割区；所述每个核心逻辑区包括用于阻断相邻核心逻辑区通信信号的隔离单元；所述切割区包括用于连接两侧核心逻辑区的电路单元。由此，本技术可以通过在核心逻辑区的外围设置保护区，以避免对晶圆进行切割时可能带来的机械性损伤，此外，本技术还在核心逻辑区中设置了隔离单元，以切割前可以阻断相邻核心逻辑区通信信号，避免对多个逻辑区同时进行切割时可能造成的电路损害。这样，本技术就可以在切片前只进行一次流片制作并且只制作一个掩模即可对晶圆进行切割获得所需的芯片。此外，本技术还可以根据需求，在晶圆的切割过程中，对多个核心逻辑区进行整体切割，这样得到的一个芯片中就可以包括多个核心逻辑区。因此，基于本技术实施例中的晶圆结构，可采用不同的切割方式以获得多个芯片，这样不仅扩大了芯片的种类及适用范围，还避免了多次流片造成的额外的nre费用。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为本技术实施例提供的晶圆的结构示意图；
19.图2为本技术实施例提供的一种晶圆中芯片的结构示意图；
20.图3为本技术实施例提供的另一种晶圆中芯片的结构示意图；
21.图4为本技术实施例提供的又一种晶圆中芯片的结构示意图。
具体实施方式
22.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。
23.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术；本技术的说明书和权利要求书及上述附图说明中的术语“包括”和“设置有”以及它们的任何变形，意图在于覆盖不排他的包含。本技术的说明书和权利要求书或上述附图中的术语“第一”、“第二”、“第三”等是用于区别不同对象，而不是用于描述特定顺序或主次关系。本技术中出现的“多个”指的是两个以上(包括两个)。
24.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同
的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
25.下面参照附图来详细说明根据本技术的晶圆、切割晶圆的方法、以及芯片。
26.参照图1，示出了一个网格状结构的晶圆的俯视图。
27.在一些实施方式中，本技术实施例的晶圆可以包括：多个芯片，每个芯片可以包括至少一个核心逻辑区。其中，每个核心逻辑区的外围设有保护区，每个核心逻辑区的保护区的外围设有切割区。
28.可能地，每个核心逻辑区可以包括隔离单元；切割区可以包括电路单元；其中，隔离单元可以与电路单元相互连接。
29.可以理解的是，图1所示的晶圆可以包括一个或多个芯片a，该芯片a可以包括多个核心逻辑区。
30.参见图2，在一个具体的例子中，图2所示的芯片a中的内核2具体可以包括：第一核心逻辑区21、第二核心逻辑区22、第一核心逻辑区21和第二核心逻辑区22之间设置的第一内切割区23(切割区)、第一核心逻辑区21和第一内切割区23之间设置的第一内保护区24、第二核心逻辑区22和第一内切割区23之间设置的第二内保护区25(即第一核心逻辑区21通过第一内保护区24与第一内切割区23相连，第二核心逻辑区22通过第二内保护区25与第一内切割区23相连)。进一步地，图2所示的内核2的外围可以设置外保护区3，在第一核心逻辑区21和第二核心逻辑区22的外保护区3的外围可以设置外切割区1。
31.可以理解的是，本技术实施例可以沿外保护区3的外切割区1对晶圆进行切割得到芯片a。这样本技术实施例可以基于外保护区3的设置，在对外切割区1进行切割时，外保护区3能够防止切割过程对内核心区2的机械损伤。
32.进一步地，每个核心逻辑区可以包括用于阻断相邻核心逻辑区通信信号的隔离单元，切割区可以包括用于连接两侧核心逻辑区的电路单元。
33.参见图2所示的第一内切割区23可以设置电路单元，第一核心逻辑区21和第二核心逻辑区22可以设置隔离单元。进一步地，第一核心逻辑区21和第二核心逻辑区22中的隔离单元可以设置控制开关并受控连接于电路单元。具体地，当控制开关闭合时，隔离单元电连接于电路单元，此时隔离单元起连接导通作用，其在第一内切割区23不被切割时不仅可用于测试芯片a、还可用于实现第一核心逻辑区21与第二核心逻辑区22之间的通信功能；当控制开关断开时，隔离单元与电路单元之间的电连接被断开，此时隔离单元用于阻断电路单元输出到第一核心逻辑区21和第二核心逻辑区22的信号。
34.在本技术的上述实施例中，晶圆可以包括：多个芯片；每个芯片包括至少一个核心逻辑区；每个核心逻辑区的外围设有保护区，每个核心逻辑区的保护区的外围设有切割区；所述每个核心逻辑区包括用于阻断相邻核心逻辑区通信信号的隔离单元；所述切割区包括用于连接两侧核心逻辑区的电路单元。由此，本技术可以通过在核心逻辑区的外围设置保护区，以避免对晶圆进行切割时可能带来的机械性损伤，此外，本技术还在核心逻辑区中设置了隔离单元，以切割前可以阻断相邻核心逻辑区通信信号，避免对多个逻辑区同时进行切割时可能造成的电路损害。这样，本技术就可以在切片前只进行一次流片制作并且只制作一个掩模即可对晶圆进行切割获得所需的芯片。此外，本技术还可以根据需求，在晶圆的切割过程中，对多个核心逻辑区进行整体切割，这样得到的一个芯片中就可以包括多个核
心逻辑区。因此，基于本技术实施例中的晶圆结构，可采用不同的切割方式以获得多个芯片，这样不仅扩大了芯片的种类及适用范围，还避免了多次流片造成的额外的nre费用。
35.在一些实施方式中，晶圆还可以包括用于提供电源信号的同一供电网格；每个核心逻辑区还包括用于隔离电源信号的场效应管。
36.例如，在图2所示的芯片a中可以设置一个用于给第一核心逻辑区21、第二核心逻辑区22、以及第一内切割区23中电路单元提供电源信号的供电网格。进一步地，第一核心逻辑区21和第二核心逻辑区22中还可以设置场效应管(mos管)。第一内切割区23可以通过mos管与第一核心逻辑区21和第二核心逻辑区22受控连接于同一个供电网格。因此，基于mos管的设置，第一内切割区23可以通过mos管电连接于同一个供电网格的设计方式对芯片进行功能性测试。与此同时，第一内切割区23与供电网格之间的电源信号还可以被mos管隔离，以使其不会影响到第一核心逻辑区21和第二核心逻辑区22与供电网格之间的电源信号。
37.在一些实施方式中，晶圆还可以包括多个提供不同电源信号的供电网格；具体地，每个核心逻辑区可以包括一个供电网格。
38.例如，在图2所示的芯片a中第一核心逻辑区21、第二核心逻辑区22、以及第一内切割区23可以采用不同的供电网格。此时，第一内切割区23与其对应的供电网格之间的电源信号与第一核心逻辑区21、第二核心逻辑区22与其对应的供电网格之间的电源信号彼此互不影响。
39.在一些实施方式中，本技术实施例中每个核心逻辑区外围的保护区之间的切割区还可以包括用于保护每个核心逻辑区中电路的静电泄放单元。
40.例如，第一内切割区23中还可以设置静电泄放单元。具体地，静电泄放单元可以用于在对晶圆进行切割时，防止第一核心逻辑21和第二核心逻辑区22中的电路不被第一内切割区23产生的静电伤害。
41.在一些实施方式中，本技术实施例中每个核心逻辑区设有用于检测相邻核心逻辑区之间是否通信顺畅的自测试逻辑单元。
42.例如，在图2所示的第一核心逻辑区21中可以设置自测试逻辑单元(bist逻辑电路)。具体地，bist逻辑电路可以用于检测第一内切割区23中的各种电路连接、电路中的元件、以及在第一内切割区23不被切割的情况下，第一核心逻辑区21与第二核心逻辑区22之间的通信是否顺畅。由此，本技术实施例可以极大降低第一核心逻辑区21与第二核心逻辑区22中各种电路、以及各种电路中元件在芯片a的测试过程中对自动测试设备(automatic test equipment，ate)的依赖程度。
43.在一些实施方式中，本技术实施例中每个芯片可以包括用于检测位于至少一个核心逻辑区中的测试链是否形成闭环的回环逻辑单元。
44.例如，在图3所示的芯片a中内核的多个逻辑区可以在纵向l上并排设置。具体地，该芯片a的内核2可以包括3个核心逻辑区、2个切割区、以及4个保护区。其中，3个核心逻辑区分别为第一核心逻辑区31、第二核心逻辑区32、以及第三核心逻辑区39。2个切割区分别为：第一核心逻辑区31与第二核心逻辑区32之间的第一内切割区33，第二核心逻辑区32与第三核心逻辑区35第二内切割区36。4个保护区分别为：第一核心逻辑区31和第一内切割区33之间设置的第一内保护区34、第二核心逻辑区32和第一内切割区33之间设置的第二内保护区35、第二核心逻辑区32和第二内切割区36之间设置的第三内保护区37、第三核心逻辑
区39和第二内切割区36之间设置的第四内保护区38。进一步地，第一核心逻辑区31、第二核心逻辑区32、以及第三核心逻辑区39中可以分别设置自测试逻辑单元，并在上述至少一个核心逻辑区中可以设置用于检测设置各核心逻辑区中的测试链是否形成闭环的回环逻辑单元。例如，在第一内切割区33被切割后，回环逻辑单元可以使得切割后形成的单个晶粒(小芯片)的测试链形成闭环，进而保证单个晶粒能够顺利完成测试。
45.可能地，在本技术实施例中第一核心逻辑区31在纵向l上的尺寸小于第二核心逻辑区32在纵向l上的尺寸；和/或第一核心逻辑区31在横向w上的尺寸小于第二核心逻辑区32在横向w上的尺寸，即第一核心逻辑区31与第二核心逻辑区32在面积上可以相同也可以不同。
46.可能地，参照图4，本技术实施例芯片a中内核的多个逻辑区可以分别在纵向l和横向w上并排设置。具体地，该芯片a的内核2可以包括3个核心逻辑区、2个切割区、以及4个保护区。其中，第一核心逻辑区41与第二核心逻辑区42可以在纵向l上并排设置，第三核心逻辑区49可以在横向w上位于第一核心逻辑区41与第二核心逻辑区42整体的一侧。进一步地，第一核心逻辑区41与第二核心逻辑区42之间可以设置第一内切割区43，第三核心逻辑区49与第一核心逻辑区41和第二核心逻辑区42之间可以设置第二内切割区46。进一步地，第一核心逻辑区41与第一内切割区43之间可以设置第一内保护区44，第二核心逻辑区42与第一内切割区43之间可以设置第二内保护区45，第一核心逻辑区41和第二核心逻辑区42与第二内切割区46之间可以设置第三内保护区47，第二内切割区46与第三核心逻辑区49之间可以设置第四内保护区48。
47.在一些实施方式中，核心逻辑区还可以包括：用于控制相邻核心逻辑区之间通信信号的时钟门控逻辑单元和电源门控逻辑单元、用于消除不同时钟导致的亚稳态现象的跨时钟域同步单元、以及用于保证供电网格提供的电源信号稳定性的去耦电容单元。
48.例如，在图4所示的芯片a中第一核心逻辑区41还可以设置时钟门控逻辑(clock gating)单元和电源门控逻辑(power gating)单元，时钟门控逻辑单元和电源门控逻辑单元能够分别受控接通或断开。当第一内切割区43不被切割时，此时第一核心逻辑区41和第二逻辑区42可以跨越第一内切割区43进行通讯，则可以直接接通时钟门控逻辑单元和电源门控逻辑单元；在第一内切割区43被切割时，第一核心逻辑区41和第二逻辑区42之间无需跨越第一内切割区43进行通讯，则可以直接断开时钟门控逻辑单元和电源门控逻辑单元以节省功耗。并且为了消除因为不同时钟域而带来的亚稳态现象，第一内切割区43中还可以设置跨时钟的跨时钟域同步单元(clock domain crossing，cdc)；为了保证电源电压的稳定性，第一内切割区43还可以设置去耦电容(decoupling capacitance，decap)单元。
49.可以理解的是，第二内切割区46在内部结构设置上可以与第一内切割区43相同。第二核心逻辑区42在内部结构的设置上可以与第一核心逻辑41完全相同也可以不同。类似的，第三核心逻辑区49在内部结构设置上也可以与第一核心逻辑41完全相同也可以不同。
50.本技术还提供了一种切割本技术提供的上述晶圆的方法。该方法包括：沿晶圆中一个核心逻辑区外围的保护区之间的切割区和/或多个核心逻辑区外围的保护区之间的切割区进行切割，得到多个芯片。
51.例如，在晶圆进行切割时，可以沿图4所示的外切割区1对进行切割，得到芯片a；也可以沿第一内切割区43和/或第二内切割区46进行切割，得到多个小晶粒(小芯片)。
52.具体地，在切割过程中，可对外切割区1进行切割处理以将各内核心区2与对应的外切割区1分割出来，此时根据需求第一核心逻辑区41、第二核心逻辑区42、第三核心逻辑区49以及第一内切割区43和第二内切割区46可直接整体作为一个晶粒使用。也根据需求，可选择性地对第一内切割区43和/或第二内切割区46进行切割处理，此时第一核心逻辑区41、第二核心逻辑区42以及第三核心逻辑区49可单独或其中两个组合以形成不同的晶粒。这样就可以基于芯片a的结构，进一步增加晶圆和位于晶圆中的芯片a的切割方式，从而能够获得更多不同种类的芯片，进而进一步扩大了晶圆的适用范围。
53.本技术还提供了一种芯片，由切割本技术提供的上述晶圆获得，其中，切割晶圆的方法为本技术提供的上述方法。
54.以上所述仅为本技术的优选实施例而已，并不用于限制本技术,对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。