半导体器件和用于生产半导体器件的方法
1.本公开一般涉及半导体器件，特别是基于碳化硅(sic)半导体本体的半导体器件。
2.由于在高电压阻断能力下提供低开关损耗，因此，由碳化硅(sic)制成的半导体器件(诸如晶体管器件)在功率电子应用(诸如功率转换和驱动应用)中变得越来越普遍。
3.然而，sic半导体本体易于双极劣化。当电子和空穴的复合发生在器件的半导体本体中的晶体缺陷处时，可能出现双极劣化。晶体缺陷可以包括例如基面位错或堆叠错误。与电子和空穴的复合关联的能量可能引起晶体缺陷在半导体本体中进一步扩展，从而可能出现大的缺陷区。然而，大的缺陷区可能使器件性质劣化，诸如增加导通电阻和增加晶体管器件中的泄漏电流。
4.sic的主要多型体是4h-sic、6h-sic和3c-sic，其中4h或6h多型体的sic主要用于半导体器件的生产中。4h或6h多型体的sic是热力学亚稳态的。可能基于电子和空穴的复合而出现的晶体缺陷包括例如4h-sic或6h-sic向3c-sic的局部转变。
5.因此存在防止或至少减少基于sic的晶体管器件中的双极劣化的需要。
6.一个示例涉及一种晶体管器件。晶体管器件包括：sic半导体本体，其包括第一半导体层和形成在第一半导体层的顶部上的第二半导体层；沟槽结构，其从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中；漏极区，其被布置在第一半导体层中；以及多个晶体管单元，每个晶体管单元耦合在漏极区和源极节点之间。沟槽结构将第二半导体层划分为多个台面区，沟槽结构包括至少一个腔体，并且多个晶体管单元中的至少之一至少部分地集成在台面区(121)中的每个中。
7.下面参照附图解释示例。附图用于图示某些原理，从而仅图示用于理解这些原理所必需的方面。附图不是按比例的。在附图中相同的参考符号指明类似的特征。
8.图1示意性地图示半导体器件的一个示例的竖向横截面视图，半导体器件包括延伸通过第二半导体层进入到第一半导体层中的沟槽结构和集成在第一半导体层中的多个晶体管单元；图2至图4图示根据不同示例的半导体器件的顶视图；图5至图7图示晶体管单元的不同示例；图8至图10图示超结晶体管单元的不同示例；图11和图12a至图12c图示晶体管单元(mosfet单元)的不同示例，每个晶体管单元包括被布置在沟槽结构的相应的沟槽中的栅极电极；图13图示根据一个示例的jfet单元；图14a至图14g图示用于形成沟槽结构的方法的一个示例；图15a至图15c图示用于在根据图14a至图14g的方法中形成牺牲插塞的方法的一个示例；图16a至图16b图示用于在根据图14a至图14g的方法中在牺牲插塞的顶部上形成插塞的方法的一个示例；图17a至图17e图示用于在沟槽结构的沟槽中形成栅极电极和栅极电介质的方法的一个示例；
图18a至图18d图示在沟槽的腔体中产生真空的一个示例；图19a至图19c图示用于沿着沟槽结构的沟槽形成补偿区的方法的一个示例；图20a至图20c图示根据图19a至图19c的方法的修改；图21a至图21d图示用于在沟槽结构的沟槽中形成栅极电极和栅极电介质的方法的另一示例；图22a至图22c图示根据图21a至图21d的方法形成的超结晶体管器件的不同视图；图23示出根据图22a至图22c的晶体管器件的修改的顶视图；图24a至图24d图示根据另一示例的超结晶体管器件的不同视图；图25示出可以被使用在形成根据图24a至图24d的晶体管器件的补偿区的处理中的注入掩模的顶视图；以及图26a至图26c和图27图示根据进一步的示例的晶体管器件。
9.在以下的详细描述中，参照随附附图。附图形成描述的一部分，并且为了说明的目的示出可以如何使用和实现本发明的示例。要理解的是，除非另外具体指明，否则在此描述的各种实施例的特征可以被彼此组合。
10.图1示意性地图示半导体器件(特别是晶体管器件)的一个示例。晶体管器件包括sic半导体本体100。根据一个示例，半导体本体100是4h-sic或6h-sic的半导体本体100。半导体本体100包括第一半导体层110和形成在第一半导体层110的顶部上的第二半导体层120。半导体本体100包括由第二半导体层120形成的第一表面101和由第一半导体层110形成的第二表面102。图1示出半导体本体100的在垂直于第一表面101和第二表面102的截面中的横截面视图。该截面在下面还被称为竖向截面。
11.半导体器件进一步包括沟槽结构2，其从半导体本体100的第一表面101延伸通过第二半导体层120进入到第一半导体层110中，并且将第二半导体层120划分成多个台面区121，其也可以被称为台面区。“将第二半导体层120划分成多个台面区121”的沟槽结构2包括沟槽结构2被布置在多个台面区121中的邻近的台面区之间。沟槽结构2未必完全将台面区121彼此分离。这在此将在下面进一步解释。
12.参照图1，晶体管器件进一步包括被布置在第一半导体110中的漏极区31和多个晶体管单元1。每个晶体管单元1被耦合在晶体管器件的漏极区31和源极节点s之间，其中源极节点s仅被示意性地图示在图1中。多个晶体管单元1中的至少之一被至少部分地集成在台面区121的每个中。也就是，一个或多个晶体管单元1可以被至少部分地集成在台面区121的每个中。在图1中，至少部分地集成在台面区121的每个中的一个或多个晶体管单元是由晶体管的电路符号表示的。图1中图示的电路符号的每个表示n型增强型mosfet。然而，这仅是示例并且仅用于说明的目的。基本上，任何类型的晶体管器件的晶体管单元可以被(至少部分地)集成在台面区121中。
13.根据一个示例，除了漏极区31之外，第一半导体层110还包括缓冲区32，其中缓冲区32被布置在漏极区31和第二半导体层120之间。根据一个示例，漏极区31是由半导体衬底111形成的，并且缓冲区32是由生长在衬底111的顶部上的外延层112形成的。根据一个示例，衬底111的掺杂浓度以及因此漏极区31的掺杂浓度在1e18cm-3
和1e20cm-3
之间。根据一个示例，缓冲区32的掺杂浓度低于漏极区31的掺杂浓度。根据一个示例，缓冲区32的掺杂浓度在1e18cm-3
和8e18cm-3
之间。
14.根据一个示例，第二半导体层120是外延层，其生长在衬底111上(当省略缓冲区32时)或生长在形成缓冲区32的外延层112上。根据一个示例，第二半导体层120具有在外延生长处理期间形成的基本掺杂。根据一个示例，第二半导体层120的基本掺杂浓度低于漏极区31和可选的缓冲区32的掺杂浓度。根据一个示例，基本掺杂浓度是从1e15cm-3
和8e17cm-3
之间选择的。
15.半导体本体100具有竖向方向z，竖向方向z是第一表面101和第二表面102彼此间隔开的方向。根据一个示例，第二半导体层120的厚度——其为第二半导体层120在竖向方向z上的尺寸——在3微米和60微米之间。参照前述，沟槽结构2延伸通过第二半导体层进入到第一半导体层110中。根据一个示例，沟槽结构的被布置在第一半导体层110中的区段的竖向尺寸在500纳米和8微米之间。“第一半导体层110中的沟槽结构的竖向尺寸”是由沟槽结构2的下端部与第一半导体层110和第二半导体层120之间的界面之间的距离给出的。“沟槽结构2的下端部”是沟槽结构的面对第二表面102的端部。
16.沟槽结构2包括若干个沟槽21。这些沟槽21中的每个被布置在两个邻近的台面区121之间，并且台面区121中的每个是由沟槽21中的至少两个限定的。每个沟槽21具有深度d、宽度w及长度l。深度d是相应的沟槽21在竖向方向z上的尺寸。宽度w和长度是相应的沟槽21在横向方向上的尺寸，其中宽度w小于长度。根据一个示例，长度是宽度w的至少10倍、至少100倍或至少1000倍。更进一步地，宽度w是每个沟槽21的相对的沟槽侧壁211、212之间的距离。在图21中示出的示例中，沟槽21被绘制为具有竖向侧壁，从而侧壁211、212之间的距离在沟槽21的每个竖向位置处本质上相同。然而，这仅是示例。根据另一示例，沟槽21具有倾斜的侧壁，使得侧壁211、212之间的距离朝向沟槽底部213减小或增加，其中沟槽底部在竖向方向z上终止相应的沟槽。在下文中，沟槽21的宽度w指明第一侧壁211和第二侧壁212之间的平均距离。
17.根据一个示例，沟槽被形成为使得深宽比——深宽比是深度d和宽度w之间的比率——是从25:1和5:1之间、特别是从10:1和5:1之间选择的。根据一个示例，沟槽被形成为使得宽度w在500纳米和3微米之间。
18.在图1中示出的示例中，在该图中示出的沟槽21的宽度是沟槽21在半导体本体100的第一横向方向x上的尺寸。每个沟槽21的长度是在垂直于第一横向方向x的第二横向方向y上的尺寸。
19.参照图1，每个沟槽21被插塞23封闭，从而在每个沟槽21中在相应的底部213和插塞23之间形成腔体22。根据一个示例，插塞23包括电绝缘材料，诸如电介质。根据一个示例，插塞23包括氧化物和/或氮化物。氧化物的示例包括氧化硅或氧化铪。氮化物例如是氮化硅。
20.参照图1，可选地，电介质层24(在图1中以虚线图示)被布置在腔体22和半导体本体100之间。根据一个示例，电介质层包括与插塞23的至少部分相同类型的材料。关于插塞23的详情在此将在下面进一步解释。
21.在根据图1的晶体管器件中，将第二半导体层120划分成多个台面区121的沟槽结构2有助于减少双极劣化。双极劣化与半导体本体100的晶体中的晶体缺陷(诸如基面位错或堆叠错误)的传播关联。沟槽结构2减少了这样的晶体缺陷的扩展，因为其防止在台面区121之一中生成的晶体缺陷传播到台面区121中的其它台面区中。
22.根据一个示例，沟槽21是真空沟槽。也就是，腔体22中的压力显著低于大气压力。大气压力是大约1巴(≈1013hpa)。根据一个示例，腔体22中的压力小于大气压力的1%、小于大气压力的0.1%、或甚至小于大气压力的0.01%。根据帕邢定律的真空沟槽提供了高电压阻断能力。也就是，真空沟槽可以承受在沿着沟槽的不同位置之间的高电压。
23.在半导体本体100的水平面——其是包括第一横向方向x和第二横向方向y并且平行于第一表面101和第二表面102的平面——中，可以以各种方式实现沟槽结构。参照图2至图4解释了不同的示例，其中这些图中的每个示意性地图示半导体本体100的至少一个区段的顶视图。为了易于说明，在该图中仅示出沟槽结构2，其中沟槽结构2的沟槽是由粗线表示的。
24.图2图示沟槽结构2的一个示例，其中沟槽结构2仅包括多个沟槽21，其中各沟槽21本质上平行，其中沟槽21在第一横向方向x上彼此间隔开，并且其中沟槽的纵向方向对应于第二横向方向y。根据一个示例，沟槽21被形成为使得邻近的沟槽之间的(最短)距离在1微米和50微米之间，特别是在1微米和30微米之间。在第一横向方向x上彼此隔开的沟槽21在下文中也被称为第一沟槽21a。
25.图3图示图2中示出的类型的完整沟槽结构和完整半导体本体100的顶视图。参照图3，半导体本体100可以包括内部区130，其中内部区是其中集成有晶体管单元的区。除了内部区130之外，半导体本体100还包括边缘区140，其中边缘区140被布置在内部区130和半导体本体100的边缘表面103之间。边缘表面103在第一横向方向x和第二横向方向y上终止半导体本体100，并且边缘区140在水平面上围绕着内部区130。
26.参照图3，平行的第一沟槽21a可以完全跨内部区130延伸并且进入到边缘区140中，其中沟槽21的纵向端部与边缘表面103间隔开。在该示例中，具有沟槽21的沟槽结构2没有将台面区121彼此完全分离。
27.可选地，沟槽结构可以附加地包括在第一横向方向x上纵向延伸的若干个沟槽21b(以虚线图示)。在下文中被称为第二沟槽21b的这些沟槽跨第一沟槽21a，使得形成由沟槽区段—两个平行的第一沟槽的区段和两个平行的第二沟槽的区段完全围绕的至少一些台面区121。与其中沟槽结构2仅包括第一沟槽21的情形相比，提供第二沟槽21b造成更小的台面区。更小的台面区有助于进一步降低双极劣化的风险。根据一个示例，邻近的第二沟槽之间的(最短)距离显著大于邻近的第一沟槽之间的(最短)距离。根据一个示例，邻近的第二沟槽之间的距离是邻近的第一沟槽之间的距离的至少10倍。
28.在图2和图3中示出的示例中，沟槽结构2主要包括第一沟槽21a。如在此使用的“主要”包括：(a)沟槽结构2仅包括第一沟槽21a；或(b)除了第一沟槽21a之外还包括第二沟槽21b，其中第二沟槽21b的数量明显小于第一沟槽21a的数量。第二沟槽21b的数量例如小于第一沟槽21a的数量的10%。
29.图4图示沟槽结构2的进一步的示例。在该示例中，除了多个第一沟槽21a之外，沟槽结构2还包括跨第一沟槽21a的多个第二沟槽21b。第二沟槽21b本质上平行。根据一个示例，两个第二沟槽21b之间的(最短)距离在两个第一沟槽21a之间的(最短)距离的50%和200%之间，特别是在80%和120%之间。在图4中示出的示例中，第二沟槽21b本质上垂直于第一沟槽21a。然而，这仅是示例。根据另一示例，第一沟槽21a和第二沟槽21b之间的角度在45
°
和90
°
之间。
30.在图4中示出的示例中，沟槽结构2的第一沟槽21a和第二沟槽21b形成具有多个栅格开口的栅格，其中台面区121中的每个被布置在栅格开口中的相应的一个中。在图3中示出的示例中，栅格开口是矩形的。然而，这仅是示例。根据另一示例(未示出)，沟槽21是以如下这样的方式形成的：栅格开口具有与矩形形状不同的形状，诸如例如六边形形状。
31.参照图5至图11和图12a至图12c解释了集成在台面区121的每个中的至少一个晶体管单元的不同示例。图5至图11和图12a至图12b中的每个图示半导体本体100的区段的竖向横截面视图，其中所图示的区段包括一个台面区121、在台面区121下方具有漏极区31的第一半导体层110的区段、以及在第一横向方向x上邻接台面区121的两个沟槽。
32.贯穿于晶体管器件，晶体管单元1可以是以相同的方式实现的。也就是，晶体管单元1中的每个可以是根据图5至图11和图12a至图12c中图示的示例中的仅一个来实现的。然而，这仅是示例。还可能的是利用不同的晶体管单元来实现晶体管器件。也就是，晶体管器件可以包括根据图5至图11和图12a至图12c中图示的示例中的两个或更多个实现的晶体管单元。
33.基本上，每个示例中的一个晶体管单元1包括源极区12、与源极区12邻接的本体区13和与本体区13邻接的漂移区11。漂移区11被布置在本体区13和漏极区31之间，并且可以与漏极区31邻接(当省略可选的缓冲区32时)或者与缓冲区32邻接。更进一步地，晶体管单元1包括被布置成相邻于本体区13并且被通过栅极电介质15与半导体本体100介电绝缘的栅极电极14。栅极电极14连接到栅极节点g，其在图中仅被示意性地图示。栅极电极14(以常规方式)用来控制沿着栅极电介质15在源极区12和漂移区11之间的本体区13中的导电沟道，其中当晶体管器件处于工作中时，沟道是由施加在栅极节点g和源极节点s之间的电压(栅极-源极电压)控制的。
34.晶体管器件的晶体管单元1被并联连接。这是通过将多个晶体管单元1的栅极电极14连接到栅极节点g并且通过将多个晶体管单元1的源极区12和本体区13连接到源极节点s来实现的。更进一步地，每个晶体管单元使其漂移区11连接到漏极区31，漏极区31连接到漏极节点d。源极区12和本体区13与源极节点s之间的连接，以及栅极电极14和栅极节点g之间的连接仅在图5至图11和图12a至图12c中示意性地图示。这些连接可以是使用任何种类的金属化层和/或多晶硅层以常规方式实现的。
35.根据一个示例，源极区12和本体区13经由沟槽接触连接到源极节点s。这些沟槽接触中的每个包括位于沟槽中的导电材料，其中沟槽延伸通过，从而导电材料邻接源极区12进入到本体区13中。更进一步地，每个沟槽接触电连接到源极节点s。
36.根据一个示例，漂移区11、源极区12、漏极区31和可选的缓冲区32是第一掺杂类型(导电类型)的掺杂区，并且本体区13是与第一掺杂类型互补的第二掺杂类型(导电类型)的掺杂区。晶体管器件可以被实现为n型器件或p型器件。在n型器件中，第一掺杂类型(漏极区31、可选的缓冲区32、漂移区11和源极区12的掺杂类型)是n型的，并且第二掺杂(本体区13的掺杂类型)是p型的。在p型器件中，第一掺杂类型是p型的并且第二掺杂类型是n型的。例如，铝(al)原子可以被用作为p型掺杂剂原子，并且氮(n)或磷原子可以被用作为n型掺杂剂原子。
37.更进一步地，晶体管器件可以被实现为增强型器件(常断型器件)或耗尽型器件(常通型器件)。在增强型器件中，如在图5至图11和图12a至图12b中图示那样，本体区13邻
接栅极电介质15。除了本体区13之外，耗尽型器件还包括第一掺杂类型(与源极区12和漂移区11相同的掺杂类型)的沟道区，其中沟道区被布置在栅极电介质15和本体区13之间，并且从源极区12延伸到漂移区11。然而，这样的沟道区在图中并未被图示。
38.根据一个示例，源极区12的掺杂浓度是从1e18cm-3
和1e21cm-3
之间选择的；对于增强型器件而言，本体区13的掺杂浓度是从1e17cm-3
和1e18cm-3
之间选择的；并且对于耗尽型器件而言，是从1e15cm-3
和1e19cm-3
之间选择的；并且漂移区11的掺杂浓度是从1e15cm-3
和8e17cm-3
之间选择的。
39.晶体管器件可以在正向偏置模式或反向偏置模式下工作。在正向偏置模式中，在漏极节点d和源极节点s之间施加电压，使得漂移区11和本体区13之间的pn结被反向偏置。例如，当在漏极节点d和源极节点s之间施加正电压时，n型晶体管器件以正向偏置模式工作。在该工作模式中，晶体管器件取决于栅极源极电压进行传导，其中当栅极源极电压使得沿着源极区12和漂移区11之间的栅极电介质15生成导电沟道时，晶体管器件进行传导。同样地，当施加在漏极节点d和源极节点s之间的电压使晶体管器件正向偏置并且沿着栅极电介质15的导电沟道被中断时，晶体管器件阻断。
40.在反向偏置模式中，漏极节点d和源极节点s之间的电压的极性使得本体区13和漂移区11之间的pn结被正向偏置。在该工作模式中，晶体管器件独立于栅极-源极电压而进行传导。更进一步地，在反向偏置模式中，晶体管器件处于双极模式，其是其中电子和空穴出现在漂移区11中的工作模式。在该工作模式中，本体区13将电子和空穴中的一种注入到漂移区11中，并且漏极区31将电子和空穴中的另一种注入漂移区11中。
41.在正向偏置模式中，当晶体管器件处于断开状态时，也就是当沿着栅极电介质15的导电沟道被中断时，空间电荷区(耗尽区)在漂移区11中在漂移区11和本体区13之间的pn结处开始扩展。施加在漏极节点d和源极节点s之间的电压越高，该耗尽区朝向漏极区31扩展得越远。
42.根据一个示例，在图5至图11和图12a至图12b中示出的沟槽21是第一沟槽，并且源极区12和本体区13是平行于沟槽21行进的细长的区。源极区12和本体区13可以被跨第一沟槽的可选的第二沟槽中断。在后者的情况下，源极区12：(a)可以被实现为沿着第一沟槽延伸并且被第二沟槽中断的细长的区；或者(b)可以被实现为环形形状的区(在水平面中)，每个环形形状的区具有沿着第一沟槽延伸的第一区段和沿着第二沟槽延伸的第二区段。
43.在图5中示出的示例中，两个晶体管单元1被集成在一个台面区121中。在该示例中，晶体管单元1的漂移区11是由一个连续的半导体区形成的。根据一个示例，漂移区11是具有台面区121的基本掺杂浓度的半导体区。更进一步地，在图5中示出的示例中，两个晶体管单元1的栅极电极14是由一个电极形成的，并且两个晶体管单元1的栅极电介质15是由邻接公共栅极电极14的一个电介质层形成的。栅极电极14可以包括例如金属或掺杂多晶硅。
44.在图5中示出的示例中，栅极电介质14被布置在从第一表面101延伸到半导体本体中的沟槽中。然而，这仅是示例。根据另一示例，栅极电极14被实现为被布置在第一表面101的顶部上的平面栅极电极。在该示例中，漂移区11包括延伸到第一表面101的漂移区区段。具有平面栅极电极的晶体管单元是通常已知的，从而在这点上不要求进一步的解释。
45.参照前述，在正向偏置模式中，当晶体管器件处于断开状态时，也就是当沿着栅极电介质15的导电沟道被中断时，空间电荷区(耗尽区)在漂移区11中在漂移区11和本体区13
之间的pn结处开始扩展。施加在漏极节点d和源极节点s之间的电压越高，该耗尽区朝向漏极区31扩展得越远。扩展的耗尽区是与电场关联的。
46.可选地，为了保护栅极电介质15免受高介电场影响，晶体管器件更进一步地包括与漂移区11的掺杂类型互补的掺杂类型的半导体区16，其中这些半导体区16被连接到源极节点s。半导体区16被在第一横向方向x上彼此间隔开并且形成jfet(结型场效应晶体管)，其中漂移区11的区段被布置在两个半导体区16之间。半导体区16在下文中还被称为jfet区。
47.当晶体管器件被正向偏置并且处于断开状态时，耗尽区也在jfet区16和漂移区11之间的pn结处开始扩展，其中jfet区16的掺杂浓度和jfet区16之间在第一横向方向x上的距离彼此适配，以使得当漏极-源极电压达到预定电压电平时，被布置在jfet区16之间的漂移区区段完全耗尽。预定电压电平低于可能引起适合于破坏栅极电介质15的电场的电压电平。以这种方式，jfet区16保护栅极电介质15免受高电场影响。
48.图5示出其中两个晶体管单元1被集成在一个台面区121中的示例。然而，这仅是示例。基本上，任意数量的晶体管单元1可以被集成在台面区121的每个中。在一个台面区121中集成多于两个晶体管单元1可以是通过在每个台面区121中形成多于一个的栅极电极14来实现的，其中每个栅极电极与相应的本体区13相邻。
49.图6图示其中在台面区121中形成两个栅极电极14的示例。这些栅极电极14中的每个形成两个晶体管单元1的栅极电极，从而在该示例中，四个晶体管单元被集成在台面区121中。每个栅极电极14被布置成与相应的晶体管单元1的本体区13相邻，其中两个晶体管单元1的本体区可以由一个公共的半导体区形成。
50.图7图示图5中示出的示例的修改。在图7中示出的示例中，仅一个晶体管单元被集成在台面区121中。为此，仅一个本体区13和仅一个源极区12被布置成与栅极电极14相邻并且被通过栅极电介质15与栅极电极14介电绝缘。在该示例中，可选的jfet区16中的一个可以被布置成与栅极电极14相邻并且在栅极沟槽的与在其处布置有源极区12和本体区13的一侧相对的一侧处邻接栅极电介质15。“栅极沟槽”是栅极电极14和栅极电介质15位于其中的沟槽。
51.在图7中示出的示例中，栅极沟槽被绘制为具有竖向侧壁。然而，这仅是示例。根据另一示例(未图示)，栅极沟槽的侧壁是倾斜的。在该示例中，栅极沟槽的相对的侧壁可以对应于sic半导体本体的不同晶面。在sic半导体本体中，存在其中诸如n型器件中的电子的电荷载流子与在其它晶面中相比具有更高的迁移率的晶面。当沿着栅极电介质15形成的沟道区位于提供更高电荷载流子迁移率的这样的晶面内时，该更高的电荷载流子迁移率可以造成更低的沟道电阻。例如，这样的晶面包括a面或m面。根据一个示例，在图7中示出的类型的布置中，本体区13和栅极电介质15之间的界面处于提供高载流子迁移率的晶面中，该晶面诸如为a面或m面。
52.根据一个示例，晶体管单元1是超结晶体管单元。在该示例中，每个晶体管单元1包括第二掺杂类型——也就是与漂移区11的掺杂类型互补的掺杂类型——的至少一个补偿区17。补偿区17邻接漂移区11并且被连接到源极节点s。
53.图8图示被实现为超结晶体管单元的两个晶体管单元。根据图8的晶体管单元1是基于图5中图示的晶体管单元的，其中每个晶体管单元1包括第二掺杂类型的补偿区17。补
偿区17邻接本体区11并且被连接到源极节点s。为了将补偿区17连接到源极节点s，补偿区17可以邻接本体区13(如所图示那样)。参照图8，补偿区17在竖向方向z上延伸。根据一个示例，补偿区17在竖向方向z上的尺寸是第二半导体层120的厚度的至少50%、至少70%或至少90%。补偿区17可以被实现为使得它们在竖向方向z上与漏极区31或可选的缓冲区32间隔开，或者使得它们邻接漏极区31或可选的缓冲区32。补偿区17在第一横向方向x上的尺寸在100纳米和1微米之间，特别是例如来自100纳米和300纳米之间。
54.图9示出图8中示出的布置的修改。在图9中示出的示例中，除了本体区13和补偿区17之外，晶体管器件还包括jfet区16。这些jfet区16被布置在本体区13和补偿区17之间，并且邻接本体区13和补偿区17。
55.图10图示基于图7中示出的晶体管单元的超结晶体管单元1的一个示例。在该示例中，超结晶体管单元1包括两个补偿区17，其中这些补偿区17中的每个沿着两个沟槽21、22中的一个延伸并且被连接到源极节点s。可选地，超结晶体管单元包括jfet区16。在该示例中，超结晶体管单元17可以被经由jfet区16连接到源极节点s。
56.根据图11中图示的另一示例，栅极电极14被布置在沟槽结构2的沟槽21中。在这种情况下，栅极电极14被布置在封闭腔体22的插塞23上方。晶体管单元1的源极区12和本体区13一个在另一个上方地形成在台面区121中，其中源极区12和本体区13在第一横向方向x上延伸到包括相应的栅极电极14和栅极电介质15的沟槽21。在该示例中，可以省略保护栅极电介质15的jfet区，这可以有助于降低晶体管器件的导通电阻。“导通电阻”是晶体管器件的在漏极节点d和源极节点s之间在导通状态下(也就是当沿着本体区13中的栅极电介质15生成导电沟道时)的电阻。提供jfet区16局部地减小了漂移区11的横截面面积，并且因此使导通电阻增加。因此，省略jfet区16可以有助于降低导通电阻。
57.然而，在根据图11的器件中省略jfet区仅是示例。还可能的是提供jfet区，其在横向上与栅极电介质14间隔开并且被连接到源极节点s。根据一个示例，每个jfet区(图11中未示出)邻接相应的本体区13。
58.在图11中示出的示例中，将栅极电极14布置在沟槽结构2的沟槽21中，其中这些沟槽从第一表面101延伸到第一半导体层110中，这有助于防止在栅极电介质15处的高电场。高电场特别是在栅极电介质15具有弯曲结构时出现。在图11中示出的示例中避免了栅极电介质15的弯曲。更进一步地，沟槽21的底部位于第一半导体层110中。在晶体管器件的工作期间，第一半导体层110的电势本质上等于漏极电势，从而避免了沿着沟槽底部的电场。
59.图12a至图12c图示图11中示出的类型的晶体管单元1，其被实现为超结晶体管单元，其中补偿区17沿着沟槽2延伸。在该示例中，每个晶体管单元1包括第一掺杂类型的掺杂区19，其在下文中被称为电流扩布区。电流扩布区19在第一横向方向x上从栅极电介质15延伸到漂移区11，从而在导通状态下电流可以从源极区12沿着本体区13中的栅极电介质15和电流扩布区19流动到漂移区11。参照图12c，其示出在切割通过电流扩布层19的截面平面中的水平截面视图，电流扩布层19包括在第二横向方向y上彼此间隔开的若干个区段。在其中省略了电流扩布层19的区段层121的那些区段中，补偿区17延伸到本体区13(如在图12b中图示那样)，从而补偿区17被经由本体区13连接到源极节点s。
60.可选地，在图11和图12a至图12c中图示的这些示例的每个中，晶体管器件进一步包括第二掺杂类型的掺杂区18，其中该半导体区18被连接到源极节点s并且延伸通过源极
区12和本体区13进入到漂移区11中。根据一个示例，该半导体区18——其在下文中还被称为击穿区——位于两个沟槽21之间的中间部。该击穿区18限定了当漏极-源极电压达到临界电压电平时在其处出现击穿的位置。临界电压电平是如下的电压电平：在其处电场达到临界值，临界值是在其处出现雪崩击穿的值。击穿区18限定了当漏极-源极电压达到临界电压电平时在其处出现击穿的位置。通过将击穿区18布置于沟槽21之间的中间部中，在其处出现击穿的位置被与栅极电介质15间隔开，从而保护栅极电介质15免受例如热电荷载流子的注入。
61.根据一个示例，击穿区18从第一表面101延伸通过源极区12和本体区13进入到漂移区中。该示例在图11中图示。
62.根据另一示例，击穿区18与沟槽接触(接触插塞)61邻接，沟槽接触61从第一表面101延伸通过源极区12和本体区13并且被电连接到源极节点s。在图12a至图12c中图示的该示例中，源极区12和接触区13被经由沟槽接触61连接到源极节点s，沟槽接触61包括导电材料，诸如例如金属和/或硅化物。击穿区18邻接沟槽电极61并且延伸到漂移区11中。形成击穿区18可以包括形成被配置为容纳沟槽电极61的沟槽；经由沟槽底部将掺杂剂原子注入到本体区13和漂移区11中以形成击穿区18；以及在沟槽中形成沟槽电极61。形成击穿区18可以进一步包括退火处理以活化注入的掺杂剂原子。该退火处理可以是活化任何其它有源区(诸如例如源极区12、本体区13或补偿区17)中的掺杂剂原子的相同的退火处理。
63.在参照图5至图11和图12a至图12c解释的示例中，每个晶体管单元1包括被通过栅极电介质与源极区12和本体区13介电绝缘的栅极电极14(其中两个或更多个晶体管单元的栅极电极可以由一个电极形成)。这种类型的晶体管单元1是mosfet单元，并且所得到的晶体管器件是mosfet。然而，将晶体管器件实现为mosfet仅是示例。根据另一示例，所述晶体管器件是jfet。
64.在图13中图示jfet的一个示例。更具体地，图13图示jfet的两个晶体管单元的竖向横截面视图。这些晶体管单元1是基于根据图9的晶体管单元1的，并且与根据图5的晶体管单元的不同之处在于省略了栅极电极14、栅极电介质15以及源极区12和本体区13，并且jfet区16被连接到栅极节点g。这些jfet区16形成jfet的栅极区。更进一步地，漂移区11包括区段11'，其在jfet区16之间朝向第一表面101延伸并且被连接到接触电极62。漂移区11的该区段11'可以被称为沟道区。被连接到沟道区的接触电极62包括导电材料，诸如金属、金属合金或硅化物，并且被连接到源极节点s。
65.图14a至图14g图示用于形成沟槽结构2的方法的一个示例。更具体地，图14a至图14g图示用于形成沟槽21的方法的一个示例，每个沟槽包括腔体22和封闭腔体22的插塞23，其中图14a至图14g中的每个示出半导体本体100的其中形成有这些沟槽中的两个沟槽的一个区段的竖向横截面视图。
66.参照图14a，方法包括在半导体本体100中形成沟槽21，使得沟槽21从第一表面101延伸通过第二半导体层120进入到第一半导体层110中。参照前述，第一半导体层110可以包括形成完成的晶体管器件的漏极区31的第一子层111以及形成完成的晶体管器件的缓冲区32的可选的第二子层112。第一半导体层110可以包括形成第一子层111的掺杂的半导体衬底。可选的第二子层112例如是生长在衬底上的外延层。根据一个示例，在外延生长处理期间原位掺杂第二子层112。根据一个示例，第二半导体层120是外延层，其生长在形成漏极区
31的衬底上或者生长在形成缓冲区32的外延层上。根据一个示例，第二半导体层120被在外延生长处理期间原位掺杂以提供第二半导体层120的基本掺杂，并且因此提供台面区121的基本掺杂。
67.形成沟槽21可以包括蚀刻处理。根据一个示例，蚀刻处理包括在第一表面101的顶部上形成蚀刻掩模201(在图14a中以虚线图示)，其中蚀刻掩模201包括开口，在该开口中半导体本体100的第一表面101未被覆盖。方法进一步包括在其中蚀刻掩模201未覆盖第一表面101的那些区段中蚀刻半导体本体100。根据一个示例，蚀刻处理是各向异性蚀刻处理。调整蚀刻处理的持续时间，使得当沟槽21已经被向下蚀刻到第一半导体层110中时蚀刻处理结束。参照前述，第二半导体层120的厚度例如在3微米和60微米之间。沟槽21的深宽比例如在5:1和25:1之间。
68.参照图14b，方法进一步包括利用牺牲插塞41部分地填充沟槽21。根据一个示例，牺牲插塞41包括可以被相对于半导体本体100选择性地蚀刻的牺牲材料。根据一个示例，牺牲材料包括多晶硅或氧化物。氧化物是例如氧化硅(sio2)，并且可以是基于沉积teos(四乙氧基硅烷)形成的。通过牺牲插塞41“部分地填充”沟槽21包括对沟槽21进行填充以使得牺牲插塞41不完全填充沟槽21。也就是，牺牲插塞41的上表面42在竖向方向z上与第一表面101间隔开，其中牺牲材料41的表面42和半导体本体100的第一表面101之间的距离限定插塞的厚度，插塞在完成的沟槽结构中封闭出腔体。这在下面解释。
69.参照图14c，方法进一步包括利用第一插塞231填充牺牲插塞41和第一表面101之间的间隙(残留沟槽)。根据图14c，基于第一插塞231形成完成的器件的插塞23。这在此将在下面进一步详细解释。第一插塞231包括氧化物，诸如例如氧化硅(sio2)。
70.参照图14d，方法进一步包括在每个第一插塞231中形成开口232，其中开口232向下延伸通过第一插塞231达到牺牲插塞41。形成开口232可以包括使用蚀刻掩模(图14d中未图示)的蚀刻处理。
71.参照图14e，方法进一步包括经由形成在第一插塞231中的开口232移除牺牲材料41。移除牺牲材料41可以包括如下的各向同性蚀刻处理：其中相对于半导体本体100和插塞231选择性地移除牺牲材料41，从而在插塞231下方的沟槽21中形成空隙22'。例如，如果牺牲插塞41包括多晶硅，则tmah(四甲基氢氧化铵)可以被用于选择性地移除牺牲插塞41。
72.参照图14f和图14g，方法进一步包括封闭插塞231中的开口232以便形成完成的晶体管器件的插塞23。根据一个示例，封闭插塞231的开口232是在低压(真空)气氛中发生的，从而在通过插塞23封闭空隙22之后空隙22中的压力本质上等于封闭插塞的处理中的环境压力。该压力可以显著低于大气压力。根据一个示例，封闭插塞231中的开口232包括其中沉积诸如氧化物的插塞材料233的高密度等离子体处理(hdp处理)。
73.参照图14f，选择该处理的持续时间以使得第一插塞231中的开口232完全被插塞材料233封闭，其中插塞材料233封闭开口232，并且第一插塞231来自完成的沟槽结构的插塞23。在根据图14f的处理中，在根据图14e的结构的每个表面上沉积插塞材料，从而在封闭开口232之前也在沟槽21的侧壁和底部上沉积插塞材料。沉积在沟槽21中的插塞材料形成在此在前面解释的可选的电介质层24。由于处理的性质，与沿着侧壁相比电介质层24在每个沟槽21的底部处可以更厚。
74.根据一个示例，在启动封闭开口232的处理(诸如hdp处理)之前，在沟槽21的侧壁
和底部上形成氧化物层(未示出)。形成氧化物层可以包括热氧化处理。氧化物层可以有助于减少在沟槽21和半导体本体100的邻接的半导体材料之间的界面处的表面电荷。
75.参照图14f，还可以在半导体本体100的第一表面101上沉积插塞材料。可以在平坦化处理中移除沉积在第一表面101上的该插塞材料234，其中在图14g中图示了该处理的结果。平坦化处理包括例如化学和/或机械抛光处理。
76.图15a至图15c图示用于在每个沟槽21中形成牺牲插塞41的方法的一个示例。参照图15a，该方法包括完全填充沟槽21并且通过牺牲材料40覆盖半导体本体100的第一表面101。参照图15b，方法更进一步地包括在第一移除处理中向下移除牺牲材料40直到第一表面101。该移除处理包括例如化学和/或机械抛光处理。在第一移除处理结束时，沟槽21被初始牺牲插塞41'完全填充。
77.可选地，方法包括在台面区121的顶部上形成停止层203 (以虚线图示)并且在移除处理中向下移除牺牲材料40到停止层203。停止层可以是在形成蚀刻掩模(图14a中的201)之前沉积在第一表面101上的，并且可以是在其中形成沟槽21的相同处理中被蚀刻的，从而停止层203保留在台面区121的顶部上。停止层203例如是氮化物层。
78.参照图15c，方法进一步包括部分地移除初始牺牲插塞41'以形成牺牲插塞41。部分地移除初始牺牲插塞41'可以包括相对于半导体本体100选择性地蚀刻牺牲材料的蚀刻处理。可以在基于初始牺牲插塞41'形成牺牲插塞41之前或之后移除可选的停止层203。
79.图16a和图16b图示用于在图14c中示出的牺牲材料41的顶部上形成第一插塞231的方法的一个示例。参照图16a，该方法包括沉积插塞材料层230，使得插塞材料层填充在牺牲材料41的顶部上的间隙(残留沟槽)并且覆盖半导体本体100的第一表面101。形成插塞材料层230可以包括沉积处理。
80.参照图16b，形成插塞231进一步包括平坦化插塞材料层230，从而第一表面101未被覆盖，并且插塞材料保留在牺牲材料41的顶部上的沟槽21中。保留在牺牲材料41的顶部上的插塞材料形成插塞231。
81.参照图11和图12a至图12c中图示的示例，栅极电极14和栅极电介质15可以被形成在封闭腔体22的插塞23的顶部上的沟槽结构2的沟槽21中。图17a至图17e图示用于以这种方式形成栅极电极14和栅极电介质15的方法的一个示例。形成栅极电极14和栅极电介质15的方法在形成封闭沟槽21内的腔体22的插塞23之后开始。
82.图17a示出在形成插塞23之后的半导体本体100的竖向横截面视图。插塞23可以是根据图14b至图14g的处理形成的，从而插塞23可以包括在不同的处理步骤中形成的两个插塞区段231、233。这两个插塞区段231、233在图17a中以虚线图示。然而，这仅是示例。还可能的是以不同的方式形成插塞23。
83.参照图17b，方法进一步包括部分地移除每个插塞23以在插塞23和第一表面101之间形成间隙或沟槽25。在移除处理之后剩余的插塞23仍然封闭相应的空隙23。根据一个示例，部分地移除插塞23包括选择性的蚀刻处理，其中相对于半导体本体100的半导体材料选择性地蚀刻插塞23。
84.参照图17c至图17e，方法进一步包括沿着沟槽25的侧壁形成栅极电介质15以及在沟槽中形成栅极电极14。栅极电介质15还可以覆盖在沟槽25底部处的插塞23。
85.参照图17c和图17d，形成栅极电介质15可以包括在半导体本体100的第一表面101
上以及在沟槽25的侧壁和底部上沉积栅极电介质层15'，并且在沟槽25中形成栅极电极14可以包括沉积栅极电极层14'，使得沟槽25被完全填充并且半导体本体100的第一表面101的顶部上的栅极电介质层15'被栅极电极层14'覆盖。
86.参照图17e，形成栅极电极14进一步包括从第一表面101的顶部上的栅极电介质层15'移除栅极电极层14'。形成栅极电介质15可以进一步包括从第一表面101移除栅极电介质层15'。然而，从第一表面101移除栅极电介质层15'是可选的。从第一表面101的顶部上的栅极电介质层15'移除栅极电极层14'可以包括平坦化处理，诸如化学和/或机械抛光处理，其中第一表面101的顶部上的栅极电介质层15'可以充当停止层。在cmp处理中使用栅极电介质层15'作为停止层移除栅极电极层14'可以具有如下效果：在cmp处理之后，栅极电极14稍微延伸超出第一表面101。根据一个示例，在蚀刻处理中移除栅极电极14的延伸超出第一表面101的区段，其中该蚀刻处理可以是在从第一表面101移除栅极电介质层15'之前或之后执行的。
87.参照图14f和对应的描述，在腔体22中形成真空可以包括在低压气氛中发生的处理(诸如例如hdp处理)中封闭腔体。然而，这仅是示例。在图18a至图18d中图示用于在腔体中产生真空的另一示例。
88.图18a示出在纵向方向上的竖向横截面，并且图18b示出在封闭腔22之后即在形成插塞23之后的一个沟槽21的顶视图。形成插塞可以包括任何适当的处理，包括根据图14e至图14g的处理，其中该处理。也就是，当使用根据图14e至图14g的方法时，形成封闭腔体的插塞材料233的处理未必在低压环境中发生。替代地，例如可以使用溅射处理。
89.参照图18c，方法进一步包括在插塞23中形成开口235。形成开口235可以包括使用蚀刻掩模(未示出)的蚀刻处理。根据一个示例，开口235被形成在沟槽21的纵向端部的区中。参照前述，纵向端部可以被布置在半导体本体100的边缘区中。
90.参照图18d，方法进一步包括形成填充开口235并且因此封闭腔体22的进一步的插塞236。形成进一步的插塞236可以在低压气氛中发生，从而在腔体中产生真空。形成进一步的插塞236的处理可以包括例如hdp处理。
91.参照图8至图10和图12a至图12c，晶体管单元1可以被实现为超结晶体管单元，其中这些晶体管单元1中的每个包括第二掺杂类型的至少一个补偿区17。图19a至图19c图示用于沿着沟槽21的侧壁形成补偿区17的方法的一个示例。根据该示例，形成补偿区17包括在封闭沟槽21之前经由沟槽21的侧壁将掺杂剂原子注入到台面区121中。图19a至图19c中的每个示出在处理的不同阶段处半导体本体100的一个区段的竖向横截面视图。
92.参照图19a，方法包括至少一个第一注入处理，其中第二掺杂类型的掺杂剂原子被经由沟槽21的第一侧壁211注入到台面区121中，以沿着第一侧壁211在台面区121中形成注入区17*。参照图19a，在注入处理之前，注入掩模202可以被形成在第一表面101的顶部上，其中注入掩模202被配置为防止掺杂剂原子被注入到第一表面101中。根据一个示例，注入掩模202与在用于形成沟槽21的蚀刻处理中使用的蚀刻掩模201(参见图14a)相同。
93.参照图19b，方法进一步包括至少一个第二注入处理，其中经由沟槽21的与第一侧壁211相对的第二侧壁212将第二掺杂类型的掺杂剂原子注入到台面区121中，从而沿着第二侧壁212在台面区121中形成注入区17*。
94.参照图19a和图19b，注入区17*在竖向方向z上从第一表面101朝向第一半导体层
110延伸。在竖向方向z上的注入区17*的尺寸取决于在第一注入处理和第二注入处理中使用的注入角度。注入区17*的竖向尺寸可以是通过适当地选择取决于沟槽21的宽度和注入掩模202的厚度的注入角度来调整的。注入掩模202的厚度是注入掩模202在竖向方向z上的尺寸。基本上，在给定沟槽21的宽度并且给定注入掩模202的厚度的情况下，相对于竖向方向z的注入角度越小，注入区17*在竖向方向z上越深地延伸到台面区121中。参照图19a和图19b，可以调整注入角度，使得注入区17*在竖向方向z上与第一半导体层110间隔开。然而，这仅是示例。根据另一示例，调整注入角度以使得注入区17*延伸到第一半导体层110中。
95.参照图19c，方法进一步包括退火处理，其中第二掺杂类型的注入掺杂剂原子被活化，从而基于注入区17*形成补偿区17。根据一个示例，退火处理在1500℃和1800℃之间的温度下发生。取决于注入角度，调整第一注入处理和第二注入处理中的注入剂量以使得补偿区17具有合期望的掺杂浓度。根据一个示例，补偿区17的掺杂浓度是从5e16cm-3
和2e18cm-3
之间选择的。
96.在根据图19a和图19b的第一注入处理和第二注入处理中，一些掺杂剂原子可能被在第一侧壁211和第二侧壁212处散射，从而一部分掺杂剂原子可能被散射，其中一些被散射的掺杂剂原子可以在相应的沟槽21的底部下方的第一半导体层110中终止。在图19a中，参考标号51*指明由在至少一个第一注入处理中的散射掺杂剂原子产生的注入区。图19b中的参考标号52*指明包括来自至少一个第一注入处理的散射掺杂剂原子和来自至少一个第二注入处理的散射掺杂剂原子的注入区。在根据图19c的退火处理中，在第一半导体层110中在沟槽底部下面形成包括第二掺杂类型的掺杂剂原子的区52。这些区52由第一注入处理和第二注入处理中的散射掺杂剂原子产生。根据一个示例，第一半导体层110的第一掺杂类型的掺杂浓度显著高于区52中的第二掺杂的掺杂剂原子的掺杂浓度。因此区52具有第一掺杂类型的有效掺杂浓度，从而第二掺杂类型的散射掺杂剂原子不负面地影响晶体管器件的功能。
97.根据一个示例，形成补偿区可以包括形成补偿区17以使得补偿区具有带有不同掺杂浓度的不同区段。根据一个示例，补偿区17中的每个具有两个不同的区段，即具有第一掺杂浓度的第一区段和具有第二掺杂浓度的第二区段，其中第一区段更靠近第一表面101并且具有比第二区段高的掺杂浓度。图20a至图20c图示用于以这种方式形成补偿区17的方法的一个示例。
98.参照图20a，方法包括沿着沟槽21的第一侧壁211和第二侧壁212形成第一注入区171*，其中这些注入区171*中的每个可以是根据参照图19a和图19b解释的方法形成的。
99.参照图20b，方法进一步包括沿着第一侧壁211和第二侧壁212中的每个形成第二注入区172*，其中这些第二注入区172*在竖向方向z上并不比第一注入区171*延伸得深。第二注入区172*包括在根据图20a的处理中注入的掺杂剂原子和在根据图20b的注入处理中注入的附加的掺杂剂原子，从而与在第二注入区172*下方的第一注入区171*相比第二注入区172*包括更高的掺杂剂剂量的第二掺杂原子。
100.在图20c中图示的退火处理之后，每个补偿区17包括具有不同掺杂浓度的两个区段，即包括仅来自根据图20a的注入处理的掺杂剂原子的第一区段171以及包括来自根据图20a的注入处理和根据图20b的注入处理这两者的掺杂剂原子的第二区段172。当然，其中执行根据图20a和图20b的注入处理的顺序可以改变，从而根据图20b的注入处理可以在根据
图20a的注入处理之前发生。
101.晶体管单元1的源极区12和本体区13可以是通过经由第一表面101将掺杂剂原子注入到台面区121中形成的。这些源极区12和本体区13可以是在形成沟槽结构之前或之后形成的。例如，如图5至图7中图示那样，未被布置在沟槽结构的沟槽中的栅极电极14和栅极电介质15可以是通过在台面区121中形成沟槽、沿着这些沟槽的底部和侧壁形成栅极电介质15、以及利用栅极电极材料填充沟槽以便形成栅极电极14而形成的。这种类型的处理是通常已知的，从而在这方面不要求进一步的解释。根据一个示例，根据图5至图7的栅极电极14和栅极电介质15是在其中形成源极区12和本体区13的注入处理之后形成的。同样地，可以通过经由第一表面101将掺杂剂原子注入到半导体本体中来形成可选的jfet区16。同样地，可以通过经由第一表面101将掺杂剂原子注入半导体本体中来形成根据图12a至图12c的电流扩布区90，其中形成这些电流扩布区19可以包括掩模注入处理，也就是其中第一表面101的部分被覆盖从而掺杂剂原子仅被注入到其中要形成电流扩布区19的那些区中的注入处理。
102.参照图19a至图19c和图20a至图20c，补偿区17可以被形成为使得它们延伸到第一表面101，其中源极区12和本体区13的掺杂浓度可以被调整，使得它们过补偿靠近第一表面101的区中的补偿区17的区段。在这种情况下，在沿着沟槽21的区中，并且因此在沿着栅极电介质14的区中，源极区12和本体区13包括由用于形成源极区12和本体区13的相应的注入处理产生的并且由用于形成补偿区17的注入处理产生的掺杂剂原子。
103.图21a至图21d图示形成超结器件的方法的一个示例，在超结器件中形成补偿区17不影响源极区12和本体区13的掺杂浓度，从而源极区12和本体区13的掺杂仅取决于用于形成源极区12和本体区13的注入处理。该方法基于参照其中栅极电极14和栅极电介质15被形成在腔体22上方的栅极沟槽25中的图17a至图17d解释的处理，并且与根据图17a至图17d的方法的不同之处在于，形成栅极沟槽25包括移除包括由经由沟槽侧壁注入第二掺杂类型的掺杂剂原子产生的第二类型的掺杂剂原子的掺杂区段。
104.图21a示出在沿着沟槽的侧壁形成补偿区17之后和在沟槽内形成腔体22之后但是在形成栅极电极14和栅极电介质15之前的半导体本体100的竖向横截面视图。仅为了说明的目的，假设在形成栅极电极14和栅极电介质之前已经形成源极区12和本体区13以及可选的击穿区18。这些区12、13、18可以是：(a)在形成补偿区17之前并且甚至在形成沟槽21之前、(b)在形成补偿区17之后并且在形成栅极电极14和栅极电介质15之前、或者(c)在形成栅极电极14和栅极电介质15之后通过注入处理形成的。如前面概述那样，形成掺杂区中的任何一个可以包括用于活化注入的掺杂剂原子的相应的注入处理和退火处理。使用至少一个退火处理，也就是可以使用不同的退火处理或共同的退火处理以活化由不同的注入处理产生的掺杂剂原子。至少一个退火处理可以在参照图21a至图21d解释的处理步骤之前或之后发生。
105.与图21a至图21d相关地，“补偿区17”指明包括在根据图19a至图19c或图20a至图20c中的任何一个在侧壁注入处理中被引入到半导体本体100中的第二掺杂类型的掺杂剂原子的任何区。因此，与图21a至图21d有关地使用的补偿区17可以包括进一步的掺杂剂原子，诸如由用于形成源极区12和本体区13的注入处理产生的掺杂剂原子。更进一步地，与图21a至图21d有关地使用的补偿区17可以已经被退火或者可以在稍后的阶段被退火。
106.在图21a中，参考标号240指明形成封闭沟槽内部的腔体的插塞23并且覆盖第一表面101的插塞层。该插塞层可以对应于参照图14f解释的层231和234的组合。
107.参照图21b和图21c，方法包括形成栅极沟槽25以使得栅极沟槽25比沟槽21宽。更进一步地，形成栅极沟槽25包括移除其中形成有栅极沟槽25的那些区中的补偿区17，从而在完成的器件中，栅极沟槽的侧壁邻接源极区12和本体区13(其可能已经在形成栅极沟槽25时被形成或者可以在稍后形成)。
108.参照图21b，形成栅极沟槽25可以包括在沟槽21上方的插塞层240中形成开口241，使得开口露出第一表面101的在其下方已经形成补偿区17的那些区段。形成开口241还可以包括从沟槽21部分地移除插塞材料，其中保留插塞材料的在完成的器件中形成插塞23的区段。形成开口可以包括在插塞层的顶部上形成蚀刻掩模(未示出)以及使用蚀刻掩模蚀刻插塞层240。
109.参照图21c，形成栅极沟槽25进一步包括各向异性蚀刻处理，其蚀刻半导体本体100的未被插塞层240覆盖的那些区段，从而补偿区17被沿着栅极沟槽移除。该蚀刻处理还可以部分地移除插塞23，从而插塞23在蚀刻处理之后可以具有减小的厚度，但是仍然封闭腔体22。
110.参照图21d，方法进一步包括在栅极沟槽25中形成栅极电介质15和栅极电极14。栅极电介质15和栅极电极14可以是根据参照图17c至图17e解释的方法步骤形成的。
111.参照图21d，本体区13被形成为使得漂移区11的区段邻接本体区13和补偿区17之间的栅极沟槽。因此，被连接到源极节点s(图21d中未示出)的本体区13被与补偿区17间隔开，从而补偿区17不被经由本体区13连接到源极节点s。
112.为了将补偿区17连接到源极节点s，晶体管器件可以包括第二掺杂类型的接触区。在图22a至图22c中图示了包括用于将补偿区17连接到源极节点s的第二掺杂类型的接触区的晶体管。图22a示出包括第二掺杂类型的接触区71的图21a至图21c中示出的类型的晶体管器件的顶视图，图22b示出包括接触区71的区中的竖向横截面视图，并且图22c示出包括源极区12和本体区13的区中的竖向横截面视图，其中图22c对应于图21d。
113.接触区71被连接到源极节点s(在图22a至图22c中未示出)，并且在竖向方向上从第一表面101延伸到补偿区17。参照图22a，若干个接触区71可以被布置成在沟槽21(在图22a中看不到)的纵向方向上彼此间隔开，其中源极区12和本体区13(在图22a中看不到)被布置在邻近的接触区71之间。因此，一个补偿区17可以被两个或更多个接触区71接触。
114.参照图22a，一个接触区71可以跨台面区121从一个栅极沟槽延伸到另一个栅极沟槽。然而，这仅是示例。根据图23中图示的另一示例，每个接触区71可以邻接一个栅极沟槽并且可以与邻近的栅极沟槽间隔开。
115.接触区71可以是以与形成源极区12和本体区13以及可选的击穿区18相同的方式通过掩模注入处理形成的。根据一个示例，接触区71是通过与形成击穿区18相同的(多个)注入处理形成的。参照图22a和图23，每个接触区71可以邻接一个或多个击穿区18。
116.图24a至图24d图示包括在相应的腔体22上方的栅极电极14和栅极电介质15的超结晶体管器件的进一步的示例。图24a示出晶体管器件的在第一竖向截面g-g中的一个区段的竖向横截面视图，图24b示出晶体管器件的在第二竖向截面h-h中的一个区段的竖向横截面视图，图24c示出顶视图，并且图24d示出在延伸通过漂移区11的截面ii中的水平横截面
视图。
117.与图24a至图24d相关地，“补偿区17”指明包括被在侧壁注入处理中引入到半导体本体100中的第二掺杂类型的掺杂剂原子的任何区。因此，与图24a至图24d有关地使用的补偿区17可以包括进一步的掺杂剂原子，诸如由用于形成源极区12和本体区13的注入处理产生的掺杂剂原子。更进一步地，与图24a至图24d有关地使用的补偿区17可以已经被退火或者可以在稍后的阶段被退火。
118.参照图24a至图24d，每个晶体管单元包括被沿着相应的沟槽彼此间隔开的若干个补偿区17，其中补偿区17可以沿着栅极电介质延伸到第一表面101。在邻近的补偿区17之间的区段中，源极区12和本体区13邻接相应的栅极电介质15。补偿区17邻接本体区13，从而补偿区17被经由本体区13连接到源极节点s。
119.图24a至图24d中示出的类型的补偿区17可以是由图19a至图19c和图20a至图20c中图示的任何一个处理形成的，其中注入掩模202被形成为使得其部分地覆盖沟槽，从而在注入处理中，第二掺杂类型的掺杂剂原子仅被注入到这些区段的侧壁中。也就是，注入掩模被形成为使得其覆盖其中不形成补偿区17的那些沟槽区段。在图25中图示这种类型的注入掩模202的顶视图。在图25中，参考标号202'指明注入掩模的覆盖沟槽21的区段的那些区段。虚线图示在注入掩模202下方的沟槽的位置。
120.在上面解释的示例中，晶体管单元1的漂移区11是由台面区121的具有基本掺杂的区段形成的。然而，这仅是示例。根据在图26a至图26c中图示的另一示例，漂移区11是如下的掺杂区：其在第一横向方向上与在沟槽21之间的台面区的宽度(距离)相比具有显著更低的尺寸。这种类型的漂移区11可以是以与补偿区17相同的方式——也就是通过经由沟槽21的第一侧壁和第二侧壁将(第一掺杂类型的)掺杂剂原子注入到台面区121中——产生的，其中在形成补偿区17的处理和形成漂移区11的处理中的注入能量和注入角度被彼此适配，以使得补偿区17和漂移区11被布置成在第一横向方向上挨着彼此。
121.在图26a至图26c中示出的示例基于图12a至图12c中示出的示例，从而漂移区11从电流扩布区19延伸到漏极区31或可选的缓冲区32。
122.在图26a至图26c中示出的示例中，补偿区17被布置在漂移区11和沟槽21之间。然而，这仅是示例。根据图27中图示的另一示例，漂移区11被布置在补偿区17和沟槽21之间。在该示例中，可以省略电流扩布区19。
123.在根据图26a至图26c和图27的示例中，第二半导体层120可以被形成为本征层。更进一步地，在这些示例中，可以通过在形成漂移区11和补偿区17的处理中适当地调整注入剂量来精确地调整包括在补偿区17和漂移区11中的掺杂剂剂量。
124.下面通过编号的示例总结在上面解释的一些方面。
125.示例1-一种晶体管器件，包括：sic半导体本体，其包括第一半导体层和形成在第一半导体层的顶部上的第二半导体层；沟槽结构，其从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中；漏极区，其被布置在第一半导体层中；以及多个晶体管单元，每个晶体管单元耦合在漏极区和源极节点之间，其中沟槽结构将第二半导体层划分成多个台面区，其中沟槽结构包括至少一个腔体，并且其中多个晶体管单元中的至少一个晶体管单元至少部分地集成在台面区中的每个中。
126.示例2-根据示例1的晶体管器件，其中至少一个腔体中的压力小于大气压力的1%。
127.示例3-根据示例1或2的晶体管器件，其中至少一个腔体在半导体本体的竖向方向上延伸到第一半导体层中。
128.示例4-根据示例1至3中的任何一项的晶体管器件，其中沟槽结构进一步包括被布置在至少一个腔体和半导体本体之间的电介质层。
129.示例5-根据示例1至4中的任何一项的晶体管器件，其中沟槽结构包括多个平行的第一沟槽，其中台面区中的每个被布置在平行的沟槽中的相应的一对邻近的沟槽之间。
130.示例6-根据示例5的晶体管器件，其中沟槽结构进一步包括跨第一沟槽的至少一个第二沟槽。
131.示例7-根据示例1至6中的任何一项的晶体管器件，其中晶体管单元中的每个晶体管单元包括：第一掺杂类型的漂移区和源极区；第二掺杂类型的本体区，其被布置在漂移区和源极区之间；以及栅极电极，其被布置成与本体区相邻并且被通过栅极电介质与本体区介电绝缘。
132.示例8-根据示例1至7中的任何一项的晶体管器件，其中晶体管单元中的每个晶体管单元进一步包括：至少一个第二掺杂类型的补偿区，其被布置成与漂移区相邻。
133.示例9-根据示例8的晶体管器件，其中每个晶体管单元包括多个补偿区，每个补偿区邻接沟槽中的相应的一个沟槽并且被在沟槽中的相应的一个沟槽的纵向方向上彼此间隔开。
134.示例10-根据示例8或9的晶体管器件，其中至少一个补偿区是注入半导体区。
135.示例11-根据示例7至10中的任何一项的晶体管器件，其中第二半导体层具有基本掺杂浓度，并且其中漂移区是由台面区的具有基本掺杂浓度的区段形成的。
136.示例12-根据示例7至10中的任何一项的晶体管器件，其中漂移区是注入半导体区。
137.示例13-根据示例7至12中的任何一项的晶体管器件，其中栅极电极被布置在与沟槽结构间隔开的沟槽中。
138.示例14-根据示例7至12中的任何一项的晶体管器件，其中栅极电极被布置在栅极沟槽中，并且其中栅极沟槽是由沟槽结构的沟槽的区段形成的并且被布置在封闭腔体的插塞上方。
139.示例15-根据示例7至11中的任何一项的晶体管器件，其中栅极电极被布置在栅极沟槽中，其中栅极沟槽邻接沟槽结构的沟槽并且比沟槽结构的沟槽宽。
140.示例16-一种方法，包括：在sic半导体本体中形成沟槽结构，使得沟槽结构从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中，并且使得沟槽结构将第二半导体层划分成多个台面区；以及至少部分地在台面区的每个中形成至少一个晶体管单元，其中沟槽结构包括至少一个腔体。
141.示例17-根据示例16的方法，其中至少一个腔体中的压力小于大气压力的1%。
142.示例18-根据示例16或17的方法，其中形成沟槽结构包括：形成多个沟槽，每个沟槽从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中；在每个沟槽中形成腔体和封闭腔体的插塞。
143.示例19-根据示例18的方法，其中形成腔体和插塞包括在每个沟槽中：形成部分地填充相应的沟槽的牺牲插塞；在牺牲插塞的顶部上形成第一插塞；在第一插塞中形成开口；
在蚀刻处理中经由开口移除牺牲插塞以形成腔体；以及封闭第一插塞中的开口以形成封闭腔体的插塞。
144.示例20-根据示例19的方法，其中封闭开口包括在其中压力小于大气压力的1%的气氛中的沉积处理。
145.示例21-根据示例20的方法，其中处理是hdp处理。
146.示例22-根据示例19的方法，进一步包括：在插塞中形成开口，以及在其中压力小于大气压力的1%的气氛中使用沉积处理来封闭开口。
147.示例23-根据示例16至22中的任何一项的方法，其中形成晶体管单元中的每个包括：形成第一掺杂类型的源极区；形成第二掺杂类型的本体区；以及形成栅极电极，栅极电极被布置成与本体区相邻并且被通过栅极电介质与本体区介电绝缘。
148.示例24-根据示例23的方法，其中形成栅极电极包括在与沟槽结构间隔开的栅极沟槽中形成栅极电极。
149.示例25-根据示例23的方法，其中形成栅极电极包括在由沟槽结构的沟槽的区段形成并且被布置在封闭腔体的插塞上方的栅极沟槽中形成栅极电极。
150.示例26-根据示例23的方法，其中形成栅极电极包括在栅极沟槽中形成栅极电极，其中栅极沟槽邻接沟槽结构的沟槽并且比沟槽结构的沟槽宽。
151.示例27-根据示例16至26中的任何一项的方法，其中形成每个晶体管单元包括形成至少一个补偿区，并且其中形成至少一个补偿区包括经由沟槽的侧壁将掺杂剂原子注入到台面区中。
152.示例28-根据示例26和27的方法，其中形成栅极沟槽包括部分地移除至少一个补偿区。
1.本公开一般涉及半导体器件，特别是基于碳化硅(sic)半导体本体的半导体器件。
2.由于在高电压阻断能力下提供低开关损耗，因此，由碳化硅(sic)制成的半导体器件(诸如晶体管器件)在功率电子应用(诸如功率转换和驱动应用)中变得越来越普遍。
3.然而，sic半导体本体易于双极劣化。当电子和空穴的复合发生在器件的半导体本体中的晶体缺陷处时，可能出现双极劣化。晶体缺陷可以包括例如基面位错或堆叠错误。与电子和空穴的复合关联的能量可能引起晶体缺陷在半导体本体中进一步扩展，从而可能出现大的缺陷区。然而，大的缺陷区可能使器件性质劣化，诸如增加导通电阻和增加晶体管器件中的泄漏电流。
4.sic的主要多型体是4h-sic、6h-sic和3c-sic，其中4h或6h多型体的sic主要用于半导体器件的生产中。4h或6h多型体的sic是热力学亚稳态的。可能基于电子和空穴的复合而出现的晶体缺陷包括例如4h-sic或6h-sic向3c-sic的局部转变。
5.因此存在防止或至少减少基于sic的晶体管器件中的双极劣化的需要。
6.一个示例涉及一种晶体管器件。晶体管器件包括：sic半导体本体，其包括第一半导体层和形成在第一半导体层的顶部上的第二半导体层；沟槽结构，其从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中；漏极区，其被布置在第一半导体层中；以及多个晶体管单元，每个晶体管单元耦合在漏极区和源极节点之间。沟槽结构将第二半导体层划分为多个台面区，沟槽结构包括至少一个腔体，并且多个晶体管单元中的至少之一至少部分地集成在台面区(121)中的每个中。
7.下面参照附图解释示例。附图用于图示某些原理，从而仅图示用于理解这些原理所必需的方面。附图不是按比例的。在附图中相同的参考符号指明类似的特征。
8.图1示意性地图示半导体器件的一个示例的竖向横截面视图，半导体器件包括延伸通过第二半导体层进入到第一半导体层中的沟槽结构和集成在第一半导体层中的多个晶体管单元；图2至图4图示根据不同示例的半导体器件的顶视图；图5至图7图示晶体管单元的不同示例；图8至图10图示超结晶体管单元的不同示例；图11和图12a至图12c图示晶体管单元(mosfet单元)的不同示例，每个晶体管单元包括被布置在沟槽结构的相应的沟槽中的栅极电极；图13图示根据一个示例的jfet单元；图14a至图14g图示用于形成沟槽结构的方法的一个示例；图15a至图15c图示用于在根据图14a至图14g的方法中形成牺牲插塞的方法的一个示例；图16a至图16b图示用于在根据图14a至图14g的方法中在牺牲插塞的顶部上形成插塞的方法的一个示例；图17a至图17e图示用于在沟槽结构的沟槽中形成栅极电极和栅极电介质的方法的一个示例；
图18a至图18d图示在沟槽的腔体中产生真空的一个示例；图19a至图19c图示用于沿着沟槽结构的沟槽形成补偿区的方法的一个示例；图20a至图20c图示根据图19a至图19c的方法的修改；图21a至图21d图示用于在沟槽结构的沟槽中形成栅极电极和栅极电介质的方法的另一示例；图22a至图22c图示根据图21a至图21d的方法形成的超结晶体管器件的不同视图；图23示出根据图22a至图22c的晶体管器件的修改的顶视图；图24a至图24d图示根据另一示例的超结晶体管器件的不同视图；图25示出可以被使用在形成根据图24a至图24d的晶体管器件的补偿区的处理中的注入掩模的顶视图；以及图26a至图26c和图27图示根据进一步的示例的晶体管器件。
9.在以下的详细描述中，参照随附附图。附图形成描述的一部分，并且为了说明的目的示出可以如何使用和实现本发明的示例。要理解的是，除非另外具体指明，否则在此描述的各种实施例的特征可以被彼此组合。
10.图1示意性地图示半导体器件(特别是晶体管器件)的一个示例。晶体管器件包括sic半导体本体100。根据一个示例，半导体本体100是4h-sic或6h-sic的半导体本体100。半导体本体100包括第一半导体层110和形成在第一半导体层110的顶部上的第二半导体层120。半导体本体100包括由第二半导体层120形成的第一表面101和由第一半导体层110形成的第二表面102。图1示出半导体本体100的在垂直于第一表面101和第二表面102的截面中的横截面视图。该截面在下面还被称为竖向截面。
11.半导体器件进一步包括沟槽结构2，其从半导体本体100的第一表面101延伸通过第二半导体层120进入到第一半导体层110中，并且将第二半导体层120划分成多个台面区121，其也可以被称为台面区。“将第二半导体层120划分成多个台面区121”的沟槽结构2包括沟槽结构2被布置在多个台面区121中的邻近的台面区之间。沟槽结构2未必完全将台面区121彼此分离。这在此将在下面进一步解释。
12.参照图1，晶体管器件进一步包括被布置在第一半导体110中的漏极区31和多个晶体管单元1。每个晶体管单元1被耦合在晶体管器件的漏极区31和源极节点s之间，其中源极节点s仅被示意性地图示在图1中。多个晶体管单元1中的至少之一被至少部分地集成在台面区121的每个中。也就是，一个或多个晶体管单元1可以被至少部分地集成在台面区121的每个中。在图1中，至少部分地集成在台面区121的每个中的一个或多个晶体管单元是由晶体管的电路符号表示的。图1中图示的电路符号的每个表示n型增强型mosfet。然而，这仅是示例并且仅用于说明的目的。基本上，任何类型的晶体管器件的晶体管单元可以被(至少部分地)集成在台面区121中。
13.根据一个示例，除了漏极区31之外，第一半导体层110还包括缓冲区32，其中缓冲区32被布置在漏极区31和第二半导体层120之间。根据一个示例，漏极区31是由半导体衬底111形成的，并且缓冲区32是由生长在衬底111的顶部上的外延层112形成的。根据一个示例，衬底111的掺杂浓度以及因此漏极区31的掺杂浓度在1e18cm-3
和1e20cm-3
之间。根据一个示例，缓冲区32的掺杂浓度低于漏极区31的掺杂浓度。根据一个示例，缓冲区32的掺杂浓度在1e18cm-3
和8e18cm-3
之间。
14.根据一个示例，第二半导体层120是外延层，其生长在衬底111上(当省略缓冲区32时)或生长在形成缓冲区32的外延层112上。根据一个示例，第二半导体层120具有在外延生长处理期间形成的基本掺杂。根据一个示例，第二半导体层120的基本掺杂浓度低于漏极区31和可选的缓冲区32的掺杂浓度。根据一个示例，基本掺杂浓度是从1e15cm-3
和8e17cm-3
之间选择的。
15.半导体本体100具有竖向方向z，竖向方向z是第一表面101和第二表面102彼此间隔开的方向。根据一个示例，第二半导体层120的厚度——其为第二半导体层120在竖向方向z上的尺寸——在3微米和60微米之间。参照前述，沟槽结构2延伸通过第二半导体层进入到第一半导体层110中。根据一个示例，沟槽结构的被布置在第一半导体层110中的区段的竖向尺寸在500纳米和8微米之间。“第一半导体层110中的沟槽结构的竖向尺寸”是由沟槽结构2的下端部与第一半导体层110和第二半导体层120之间的界面之间的距离给出的。“沟槽结构2的下端部”是沟槽结构的面对第二表面102的端部。
16.沟槽结构2包括若干个沟槽21。这些沟槽21中的每个被布置在两个邻近的台面区121之间，并且台面区121中的每个是由沟槽21中的至少两个限定的。每个沟槽21具有深度d、宽度w及长度l。深度d是相应的沟槽21在竖向方向z上的尺寸。宽度w和长度是相应的沟槽21在横向方向上的尺寸，其中宽度w小于长度。根据一个示例，长度是宽度w的至少10倍、至少100倍或至少1000倍。更进一步地，宽度w是每个沟槽21的相对的沟槽侧壁211、212之间的距离。在图21中示出的示例中，沟槽21被绘制为具有竖向侧壁，从而侧壁211、212之间的距离在沟槽21的每个竖向位置处本质上相同。然而，这仅是示例。根据另一示例，沟槽21具有倾斜的侧壁，使得侧壁211、212之间的距离朝向沟槽底部213减小或增加，其中沟槽底部在竖向方向z上终止相应的沟槽。在下文中，沟槽21的宽度w指明第一侧壁211和第二侧壁212之间的平均距离。
17.根据一个示例，沟槽被形成为使得深宽比——深宽比是深度d和宽度w之间的比率——是从25:1和5:1之间、特别是从10:1和5:1之间选择的。根据一个示例，沟槽被形成为使得宽度w在500纳米和3微米之间。
18.在图1中示出的示例中，在该图中示出的沟槽21的宽度是沟槽21在半导体本体100的第一横向方向x上的尺寸。每个沟槽21的长度是在垂直于第一横向方向x的第二横向方向y上的尺寸。
19.参照图1，每个沟槽21被插塞23封闭，从而在每个沟槽21中在相应的底部213和插塞23之间形成腔体22。根据一个示例，插塞23包括电绝缘材料，诸如电介质。根据一个示例，插塞23包括氧化物和/或氮化物。氧化物的示例包括氧化硅或氧化铪。氮化物例如是氮化硅。
20.参照图1，可选地，电介质层24(在图1中以虚线图示)被布置在腔体22和半导体本体100之间。根据一个示例，电介质层包括与插塞23的至少部分相同类型的材料。关于插塞23的详情在此将在下面进一步解释。
21.在根据图1的晶体管器件中，将第二半导体层120划分成多个台面区121的沟槽结构2有助于减少双极劣化。双极劣化与半导体本体100的晶体中的晶体缺陷(诸如基面位错或堆叠错误)的传播关联。沟槽结构2减少了这样的晶体缺陷的扩展，因为其防止在台面区121之一中生成的晶体缺陷传播到台面区121中的其它台面区中。
22.根据一个示例，沟槽21是真空沟槽。也就是，腔体22中的压力显著低于大气压力。大气压力是大约1巴(≈1013hpa)。根据一个示例，腔体22中的压力小于大气压力的1%、小于大气压力的0.1%、或甚至小于大气压力的0.01%。根据帕邢定律的真空沟槽提供了高电压阻断能力。也就是，真空沟槽可以承受在沿着沟槽的不同位置之间的高电压。
23.在半导体本体100的水平面——其是包括第一横向方向x和第二横向方向y并且平行于第一表面101和第二表面102的平面——中，可以以各种方式实现沟槽结构。参照图2至图4解释了不同的示例，其中这些图中的每个示意性地图示半导体本体100的至少一个区段的顶视图。为了易于说明，在该图中仅示出沟槽结构2，其中沟槽结构2的沟槽是由粗线表示的。
24.图2图示沟槽结构2的一个示例，其中沟槽结构2仅包括多个沟槽21，其中各沟槽21本质上平行，其中沟槽21在第一横向方向x上彼此间隔开，并且其中沟槽的纵向方向对应于第二横向方向y。根据一个示例，沟槽21被形成为使得邻近的沟槽之间的(最短)距离在1微米和50微米之间，特别是在1微米和30微米之间。在第一横向方向x上彼此隔开的沟槽21在下文中也被称为第一沟槽21a。
25.图3图示图2中示出的类型的完整沟槽结构和完整半导体本体100的顶视图。参照图3，半导体本体100可以包括内部区130，其中内部区是其中集成有晶体管单元的区。除了内部区130之外，半导体本体100还包括边缘区140，其中边缘区140被布置在内部区130和半导体本体100的边缘表面103之间。边缘表面103在第一横向方向x和第二横向方向y上终止半导体本体100，并且边缘区140在水平面上围绕着内部区130。
26.参照图3，平行的第一沟槽21a可以完全跨内部区130延伸并且进入到边缘区140中，其中沟槽21的纵向端部与边缘表面103间隔开。在该示例中，具有沟槽21的沟槽结构2没有将台面区121彼此完全分离。
27.可选地，沟槽结构可以附加地包括在第一横向方向x上纵向延伸的若干个沟槽21b(以虚线图示)。在下文中被称为第二沟槽21b的这些沟槽跨第一沟槽21a，使得形成由沟槽区段—两个平行的第一沟槽的区段和两个平行的第二沟槽的区段完全围绕的至少一些台面区121。与其中沟槽结构2仅包括第一沟槽21的情形相比，提供第二沟槽21b造成更小的台面区。更小的台面区有助于进一步降低双极劣化的风险。根据一个示例，邻近的第二沟槽之间的(最短)距离显著大于邻近的第一沟槽之间的(最短)距离。根据一个示例，邻近的第二沟槽之间的距离是邻近的第一沟槽之间的距离的至少10倍。
28.在图2和图3中示出的示例中，沟槽结构2主要包括第一沟槽21a。如在此使用的“主要”包括：(a)沟槽结构2仅包括第一沟槽21a；或(b)除了第一沟槽21a之外还包括第二沟槽21b，其中第二沟槽21b的数量明显小于第一沟槽21a的数量。第二沟槽21b的数量例如小于第一沟槽21a的数量的10%。
29.图4图示沟槽结构2的进一步的示例。在该示例中，除了多个第一沟槽21a之外，沟槽结构2还包括跨第一沟槽21a的多个第二沟槽21b。第二沟槽21b本质上平行。根据一个示例，两个第二沟槽21b之间的(最短)距离在两个第一沟槽21a之间的(最短)距离的50%和200%之间，特别是在80%和120%之间。在图4中示出的示例中，第二沟槽21b本质上垂直于第一沟槽21a。然而，这仅是示例。根据另一示例，第一沟槽21a和第二沟槽21b之间的角度在45
°
和90
°
之间。
30.在图4中示出的示例中，沟槽结构2的第一沟槽21a和第二沟槽21b形成具有多个栅格开口的栅格，其中台面区121中的每个被布置在栅格开口中的相应的一个中。在图3中示出的示例中，栅格开口是矩形的。然而，这仅是示例。根据另一示例(未示出)，沟槽21是以如下这样的方式形成的：栅格开口具有与矩形形状不同的形状，诸如例如六边形形状。
31.参照图5至图11和图12a至图12c解释了集成在台面区121的每个中的至少一个晶体管单元的不同示例。图5至图11和图12a至图12b中的每个图示半导体本体100的区段的竖向横截面视图，其中所图示的区段包括一个台面区121、在台面区121下方具有漏极区31的第一半导体层110的区段、以及在第一横向方向x上邻接台面区121的两个沟槽。
32.贯穿于晶体管器件，晶体管单元1可以是以相同的方式实现的。也就是，晶体管单元1中的每个可以是根据图5至图11和图12a至图12c中图示的示例中的仅一个来实现的。然而，这仅是示例。还可能的是利用不同的晶体管单元来实现晶体管器件。也就是，晶体管器件可以包括根据图5至图11和图12a至图12c中图示的示例中的两个或更多个实现的晶体管单元。
33.基本上，每个示例中的一个晶体管单元1包括源极区12、与源极区12邻接的本体区13和与本体区13邻接的漂移区11。漂移区11被布置在本体区13和漏极区31之间，并且可以与漏极区31邻接(当省略可选的缓冲区32时)或者与缓冲区32邻接。更进一步地，晶体管单元1包括被布置成相邻于本体区13并且被通过栅极电介质15与半导体本体100介电绝缘的栅极电极14。栅极电极14连接到栅极节点g，其在图中仅被示意性地图示。栅极电极14(以常规方式)用来控制沿着栅极电介质15在源极区12和漂移区11之间的本体区13中的导电沟道，其中当晶体管器件处于工作中时，沟道是由施加在栅极节点g和源极节点s之间的电压(栅极-源极电压)控制的。
34.晶体管器件的晶体管单元1被并联连接。这是通过将多个晶体管单元1的栅极电极14连接到栅极节点g并且通过将多个晶体管单元1的源极区12和本体区13连接到源极节点s来实现的。更进一步地，每个晶体管单元使其漂移区11连接到漏极区31，漏极区31连接到漏极节点d。源极区12和本体区13与源极节点s之间的连接，以及栅极电极14和栅极节点g之间的连接仅在图5至图11和图12a至图12c中示意性地图示。这些连接可以是使用任何种类的金属化层和/或多晶硅层以常规方式实现的。
35.根据一个示例，源极区12和本体区13经由沟槽接触连接到源极节点s。这些沟槽接触中的每个包括位于沟槽中的导电材料，其中沟槽延伸通过，从而导电材料邻接源极区12进入到本体区13中。更进一步地，每个沟槽接触电连接到源极节点s。
36.根据一个示例，漂移区11、源极区12、漏极区31和可选的缓冲区32是第一掺杂类型(导电类型)的掺杂区，并且本体区13是与第一掺杂类型互补的第二掺杂类型(导电类型)的掺杂区。晶体管器件可以被实现为n型器件或p型器件。在n型器件中，第一掺杂类型(漏极区31、可选的缓冲区32、漂移区11和源极区12的掺杂类型)是n型的，并且第二掺杂(本体区13的掺杂类型)是p型的。在p型器件中，第一掺杂类型是p型的并且第二掺杂类型是n型的。例如，铝(al)原子可以被用作为p型掺杂剂原子，并且氮(n)或磷原子可以被用作为n型掺杂剂原子。
37.更进一步地，晶体管器件可以被实现为增强型器件(常断型器件)或耗尽型器件(常通型器件)。在增强型器件中，如在图5至图11和图12a至图12b中图示那样，本体区13邻
接栅极电介质15。除了本体区13之外，耗尽型器件还包括第一掺杂类型(与源极区12和漂移区11相同的掺杂类型)的沟道区，其中沟道区被布置在栅极电介质15和本体区13之间，并且从源极区12延伸到漂移区11。然而，这样的沟道区在图中并未被图示。
38.根据一个示例，源极区12的掺杂浓度是从1e18cm-3
和1e21cm-3
之间选择的；对于增强型器件而言，本体区13的掺杂浓度是从1e17cm-3
和1e18cm-3
之间选择的；并且对于耗尽型器件而言，是从1e15cm-3
和1e19cm-3
之间选择的；并且漂移区11的掺杂浓度是从1e15cm-3
和8e17cm-3
之间选择的。
39.晶体管器件可以在正向偏置模式或反向偏置模式下工作。在正向偏置模式中，在漏极节点d和源极节点s之间施加电压，使得漂移区11和本体区13之间的pn结被反向偏置。例如，当在漏极节点d和源极节点s之间施加正电压时，n型晶体管器件以正向偏置模式工作。在该工作模式中，晶体管器件取决于栅极源极电压进行传导，其中当栅极源极电压使得沿着源极区12和漂移区11之间的栅极电介质15生成导电沟道时，晶体管器件进行传导。同样地，当施加在漏极节点d和源极节点s之间的电压使晶体管器件正向偏置并且沿着栅极电介质15的导电沟道被中断时，晶体管器件阻断。
40.在反向偏置模式中，漏极节点d和源极节点s之间的电压的极性使得本体区13和漂移区11之间的pn结被正向偏置。在该工作模式中，晶体管器件独立于栅极-源极电压而进行传导。更进一步地，在反向偏置模式中，晶体管器件处于双极模式，其是其中电子和空穴出现在漂移区11中的工作模式。在该工作模式中，本体区13将电子和空穴中的一种注入到漂移区11中，并且漏极区31将电子和空穴中的另一种注入漂移区11中。
41.在正向偏置模式中，当晶体管器件处于断开状态时，也就是当沿着栅极电介质15的导电沟道被中断时，空间电荷区(耗尽区)在漂移区11中在漂移区11和本体区13之间的pn结处开始扩展。施加在漏极节点d和源极节点s之间的电压越高，该耗尽区朝向漏极区31扩展得越远。
42.根据一个示例，在图5至图11和图12a至图12b中示出的沟槽21是第一沟槽，并且源极区12和本体区13是平行于沟槽21行进的细长的区。源极区12和本体区13可以被跨第一沟槽的可选的第二沟槽中断。在后者的情况下，源极区12：(a)可以被实现为沿着第一沟槽延伸并且被第二沟槽中断的细长的区；或者(b)可以被实现为环形形状的区(在水平面中)，每个环形形状的区具有沿着第一沟槽延伸的第一区段和沿着第二沟槽延伸的第二区段。
43.在图5中示出的示例中，两个晶体管单元1被集成在一个台面区121中。在该示例中，晶体管单元1的漂移区11是由一个连续的半导体区形成的。根据一个示例，漂移区11是具有台面区121的基本掺杂浓度的半导体区。更进一步地，在图5中示出的示例中，两个晶体管单元1的栅极电极14是由一个电极形成的，并且两个晶体管单元1的栅极电介质15是由邻接公共栅极电极14的一个电介质层形成的。栅极电极14可以包括例如金属或掺杂多晶硅。
44.在图5中示出的示例中，栅极电介质14被布置在从第一表面101延伸到半导体本体中的沟槽中。然而，这仅是示例。根据另一示例，栅极电极14被实现为被布置在第一表面101的顶部上的平面栅极电极。在该示例中，漂移区11包括延伸到第一表面101的漂移区区段。具有平面栅极电极的晶体管单元是通常已知的，从而在这点上不要求进一步的解释。
45.参照前述，在正向偏置模式中，当晶体管器件处于断开状态时，也就是当沿着栅极电介质15的导电沟道被中断时，空间电荷区(耗尽区)在漂移区11中在漂移区11和本体区13
之间的pn结处开始扩展。施加在漏极节点d和源极节点s之间的电压越高，该耗尽区朝向漏极区31扩展得越远。扩展的耗尽区是与电场关联的。
46.可选地，为了保护栅极电介质15免受高介电场影响，晶体管器件更进一步地包括与漂移区11的掺杂类型互补的掺杂类型的半导体区16，其中这些半导体区16被连接到源极节点s。半导体区16被在第一横向方向x上彼此间隔开并且形成jfet(结型场效应晶体管)，其中漂移区11的区段被布置在两个半导体区16之间。半导体区16在下文中还被称为jfet区。
47.当晶体管器件被正向偏置并且处于断开状态时，耗尽区也在jfet区16和漂移区11之间的pn结处开始扩展，其中jfet区16的掺杂浓度和jfet区16之间在第一横向方向x上的距离彼此适配，以使得当漏极-源极电压达到预定电压电平时，被布置在jfet区16之间的漂移区区段完全耗尽。预定电压电平低于可能引起适合于破坏栅极电介质15的电场的电压电平。以这种方式，jfet区16保护栅极电介质15免受高电场影响。
48.图5示出其中两个晶体管单元1被集成在一个台面区121中的示例。然而，这仅是示例。基本上，任意数量的晶体管单元1可以被集成在台面区121的每个中。在一个台面区121中集成多于两个晶体管单元1可以是通过在每个台面区121中形成多于一个的栅极电极14来实现的，其中每个栅极电极与相应的本体区13相邻。
49.图6图示其中在台面区121中形成两个栅极电极14的示例。这些栅极电极14中的每个形成两个晶体管单元1的栅极电极，从而在该示例中，四个晶体管单元被集成在台面区121中。每个栅极电极14被布置成与相应的晶体管单元1的本体区13相邻，其中两个晶体管单元1的本体区可以由一个公共的半导体区形成。
50.图7图示图5中示出的示例的修改。在图7中示出的示例中，仅一个晶体管单元被集成在台面区121中。为此，仅一个本体区13和仅一个源极区12被布置成与栅极电极14相邻并且被通过栅极电介质15与栅极电极14介电绝缘。在该示例中，可选的jfet区16中的一个可以被布置成与栅极电极14相邻并且在栅极沟槽的与在其处布置有源极区12和本体区13的一侧相对的一侧处邻接栅极电介质15。“栅极沟槽”是栅极电极14和栅极电介质15位于其中的沟槽。
51.在图7中示出的示例中，栅极沟槽被绘制为具有竖向侧壁。然而，这仅是示例。根据另一示例(未图示)，栅极沟槽的侧壁是倾斜的。在该示例中，栅极沟槽的相对的侧壁可以对应于sic半导体本体的不同晶面。在sic半导体本体中，存在其中诸如n型器件中的电子的电荷载流子与在其它晶面中相比具有更高的迁移率的晶面。当沿着栅极电介质15形成的沟道区位于提供更高电荷载流子迁移率的这样的晶面内时，该更高的电荷载流子迁移率可以造成更低的沟道电阻。例如，这样的晶面包括a面或m面。根据一个示例，在图7中示出的类型的布置中，本体区13和栅极电介质15之间的界面处于提供高载流子迁移率的晶面中，该晶面诸如为a面或m面。
52.根据一个示例，晶体管单元1是超结晶体管单元。在该示例中，每个晶体管单元1包括第二掺杂类型——也就是与漂移区11的掺杂类型互补的掺杂类型——的至少一个补偿区17。补偿区17邻接漂移区11并且被连接到源极节点s。
53.图8图示被实现为超结晶体管单元的两个晶体管单元。根据图8的晶体管单元1是基于图5中图示的晶体管单元的，其中每个晶体管单元1包括第二掺杂类型的补偿区17。补
偿区17邻接本体区11并且被连接到源极节点s。为了将补偿区17连接到源极节点s，补偿区17可以邻接本体区13(如所图示那样)。参照图8，补偿区17在竖向方向z上延伸。根据一个示例，补偿区17在竖向方向z上的尺寸是第二半导体层120的厚度的至少50%、至少70%或至少90%。补偿区17可以被实现为使得它们在竖向方向z上与漏极区31或可选的缓冲区32间隔开，或者使得它们邻接漏极区31或可选的缓冲区32。补偿区17在第一横向方向x上的尺寸在100纳米和1微米之间，特别是例如来自100纳米和300纳米之间。
54.图9示出图8中示出的布置的修改。在图9中示出的示例中，除了本体区13和补偿区17之外，晶体管器件还包括jfet区16。这些jfet区16被布置在本体区13和补偿区17之间，并且邻接本体区13和补偿区17。
55.图10图示基于图7中示出的晶体管单元的超结晶体管单元1的一个示例。在该示例中，超结晶体管单元1包括两个补偿区17，其中这些补偿区17中的每个沿着两个沟槽21、22中的一个延伸并且被连接到源极节点s。可选地，超结晶体管单元包括jfet区16。在该示例中，超结晶体管单元17可以被经由jfet区16连接到源极节点s。
56.根据图11中图示的另一示例，栅极电极14被布置在沟槽结构2的沟槽21中。在这种情况下，栅极电极14被布置在封闭腔体22的插塞23上方。晶体管单元1的源极区12和本体区13一个在另一个上方地形成在台面区121中，其中源极区12和本体区13在第一横向方向x上延伸到包括相应的栅极电极14和栅极电介质15的沟槽21。在该示例中，可以省略保护栅极电介质15的jfet区，这可以有助于降低晶体管器件的导通电阻。“导通电阻”是晶体管器件的在漏极节点d和源极节点s之间在导通状态下(也就是当沿着本体区13中的栅极电介质15生成导电沟道时)的电阻。提供jfet区16局部地减小了漂移区11的横截面面积，并且因此使导通电阻增加。因此，省略jfet区16可以有助于降低导通电阻。
57.然而，在根据图11的器件中省略jfet区仅是示例。还可能的是提供jfet区，其在横向上与栅极电介质14间隔开并且被连接到源极节点s。根据一个示例，每个jfet区(图11中未示出)邻接相应的本体区13。
58.在图11中示出的示例中，将栅极电极14布置在沟槽结构2的沟槽21中，其中这些沟槽从第一表面101延伸到第一半导体层110中，这有助于防止在栅极电介质15处的高电场。高电场特别是在栅极电介质15具有弯曲结构时出现。在图11中示出的示例中避免了栅极电介质15的弯曲。更进一步地，沟槽21的底部位于第一半导体层110中。在晶体管器件的工作期间，第一半导体层110的电势本质上等于漏极电势，从而避免了沿着沟槽底部的电场。
59.图12a至图12c图示图11中示出的类型的晶体管单元1，其被实现为超结晶体管单元，其中补偿区17沿着沟槽2延伸。在该示例中，每个晶体管单元1包括第一掺杂类型的掺杂区19，其在下文中被称为电流扩布区。电流扩布区19在第一横向方向x上从栅极电介质15延伸到漂移区11，从而在导通状态下电流可以从源极区12沿着本体区13中的栅极电介质15和电流扩布区19流动到漂移区11。参照图12c，其示出在切割通过电流扩布层19的截面平面中的水平截面视图，电流扩布层19包括在第二横向方向y上彼此间隔开的若干个区段。在其中省略了电流扩布层19的区段层121的那些区段中，补偿区17延伸到本体区13(如在图12b中图示那样)，从而补偿区17被经由本体区13连接到源极节点s。
60.可选地，在图11和图12a至图12c中图示的这些示例的每个中，晶体管器件进一步包括第二掺杂类型的掺杂区18，其中该半导体区18被连接到源极节点s并且延伸通过源极
区12和本体区13进入到漂移区11中。根据一个示例，该半导体区18——其在下文中还被称为击穿区——位于两个沟槽21之间的中间部。该击穿区18限定了当漏极-源极电压达到临界电压电平时在其处出现击穿的位置。临界电压电平是如下的电压电平：在其处电场达到临界值，临界值是在其处出现雪崩击穿的值。击穿区18限定了当漏极-源极电压达到临界电压电平时在其处出现击穿的位置。通过将击穿区18布置于沟槽21之间的中间部中，在其处出现击穿的位置被与栅极电介质15间隔开，从而保护栅极电介质15免受例如热电荷载流子的注入。
61.根据一个示例，击穿区18从第一表面101延伸通过源极区12和本体区13进入到漂移区中。该示例在图11中图示。
62.根据另一示例，击穿区18与沟槽接触(接触插塞)61邻接，沟槽接触61从第一表面101延伸通过源极区12和本体区13并且被电连接到源极节点s。在图12a至图12c中图示的该示例中，源极区12和接触区13被经由沟槽接触61连接到源极节点s，沟槽接触61包括导电材料，诸如例如金属和/或硅化物。击穿区18邻接沟槽电极61并且延伸到漂移区11中。形成击穿区18可以包括形成被配置为容纳沟槽电极61的沟槽；经由沟槽底部将掺杂剂原子注入到本体区13和漂移区11中以形成击穿区18；以及在沟槽中形成沟槽电极61。形成击穿区18可以进一步包括退火处理以活化注入的掺杂剂原子。该退火处理可以是活化任何其它有源区(诸如例如源极区12、本体区13或补偿区17)中的掺杂剂原子的相同的退火处理。
63.在参照图5至图11和图12a至图12c解释的示例中，每个晶体管单元1包括被通过栅极电介质与源极区12和本体区13介电绝缘的栅极电极14(其中两个或更多个晶体管单元的栅极电极可以由一个电极形成)。这种类型的晶体管单元1是mosfet单元，并且所得到的晶体管器件是mosfet。然而，将晶体管器件实现为mosfet仅是示例。根据另一示例，所述晶体管器件是jfet。
64.在图13中图示jfet的一个示例。更具体地，图13图示jfet的两个晶体管单元的竖向横截面视图。这些晶体管单元1是基于根据图9的晶体管单元1的，并且与根据图5的晶体管单元的不同之处在于省略了栅极电极14、栅极电介质15以及源极区12和本体区13，并且jfet区16被连接到栅极节点g。这些jfet区16形成jfet的栅极区。更进一步地，漂移区11包括区段11'，其在jfet区16之间朝向第一表面101延伸并且被连接到接触电极62。漂移区11的该区段11'可以被称为沟道区。被连接到沟道区的接触电极62包括导电材料，诸如金属、金属合金或硅化物，并且被连接到源极节点s。
65.图14a至图14g图示用于形成沟槽结构2的方法的一个示例。更具体地，图14a至图14g图示用于形成沟槽21的方法的一个示例，每个沟槽包括腔体22和封闭腔体22的插塞23，其中图14a至图14g中的每个示出半导体本体100的其中形成有这些沟槽中的两个沟槽的一个区段的竖向横截面视图。
66.参照图14a，方法包括在半导体本体100中形成沟槽21，使得沟槽21从第一表面101延伸通过第二半导体层120进入到第一半导体层110中。参照前述，第一半导体层110可以包括形成完成的晶体管器件的漏极区31的第一子层111以及形成完成的晶体管器件的缓冲区32的可选的第二子层112。第一半导体层110可以包括形成第一子层111的掺杂的半导体衬底。可选的第二子层112例如是生长在衬底上的外延层。根据一个示例，在外延生长处理期间原位掺杂第二子层112。根据一个示例，第二半导体层120是外延层，其生长在形成漏极区
31的衬底上或者生长在形成缓冲区32的外延层上。根据一个示例，第二半导体层120被在外延生长处理期间原位掺杂以提供第二半导体层120的基本掺杂，并且因此提供台面区121的基本掺杂。
67.形成沟槽21可以包括蚀刻处理。根据一个示例，蚀刻处理包括在第一表面101的顶部上形成蚀刻掩模201(在图14a中以虚线图示)，其中蚀刻掩模201包括开口，在该开口中半导体本体100的第一表面101未被覆盖。方法进一步包括在其中蚀刻掩模201未覆盖第一表面101的那些区段中蚀刻半导体本体100。根据一个示例，蚀刻处理是各向异性蚀刻处理。调整蚀刻处理的持续时间，使得当沟槽21已经被向下蚀刻到第一半导体层110中时蚀刻处理结束。参照前述，第二半导体层120的厚度例如在3微米和60微米之间。沟槽21的深宽比例如在5:1和25:1之间。
68.参照图14b，方法进一步包括利用牺牲插塞41部分地填充沟槽21。根据一个示例，牺牲插塞41包括可以被相对于半导体本体100选择性地蚀刻的牺牲材料。根据一个示例，牺牲材料包括多晶硅或氧化物。氧化物是例如氧化硅(sio2)，并且可以是基于沉积teos(四乙氧基硅烷)形成的。通过牺牲插塞41“部分地填充”沟槽21包括对沟槽21进行填充以使得牺牲插塞41不完全填充沟槽21。也就是，牺牲插塞41的上表面42在竖向方向z上与第一表面101间隔开，其中牺牲材料41的表面42和半导体本体100的第一表面101之间的距离限定插塞的厚度，插塞在完成的沟槽结构中封闭出腔体。这在下面解释。
69.参照图14c，方法进一步包括利用第一插塞231填充牺牲插塞41和第一表面101之间的间隙(残留沟槽)。根据图14c，基于第一插塞231形成完成的器件的插塞23。这在此将在下面进一步详细解释。第一插塞231包括氧化物，诸如例如氧化硅(sio2)。
70.参照图14d，方法进一步包括在每个第一插塞231中形成开口232，其中开口232向下延伸通过第一插塞231达到牺牲插塞41。形成开口232可以包括使用蚀刻掩模(图14d中未图示)的蚀刻处理。
71.参照图14e，方法进一步包括经由形成在第一插塞231中的开口232移除牺牲材料41。移除牺牲材料41可以包括如下的各向同性蚀刻处理：其中相对于半导体本体100和插塞231选择性地移除牺牲材料41，从而在插塞231下方的沟槽21中形成空隙22'。例如，如果牺牲插塞41包括多晶硅，则tmah(四甲基氢氧化铵)可以被用于选择性地移除牺牲插塞41。
72.参照图14f和图14g，方法进一步包括封闭插塞231中的开口232以便形成完成的晶体管器件的插塞23。根据一个示例，封闭插塞231的开口232是在低压(真空)气氛中发生的，从而在通过插塞23封闭空隙22之后空隙22中的压力本质上等于封闭插塞的处理中的环境压力。该压力可以显著低于大气压力。根据一个示例，封闭插塞231中的开口232包括其中沉积诸如氧化物的插塞材料233的高密度等离子体处理(hdp处理)。
73.参照图14f，选择该处理的持续时间以使得第一插塞231中的开口232完全被插塞材料233封闭，其中插塞材料233封闭开口232，并且第一插塞231来自完成的沟槽结构的插塞23。在根据图14f的处理中，在根据图14e的结构的每个表面上沉积插塞材料，从而在封闭开口232之前也在沟槽21的侧壁和底部上沉积插塞材料。沉积在沟槽21中的插塞材料形成在此在前面解释的可选的电介质层24。由于处理的性质，与沿着侧壁相比电介质层24在每个沟槽21的底部处可以更厚。
74.根据一个示例，在启动封闭开口232的处理(诸如hdp处理)之前，在沟槽21的侧壁
和底部上形成氧化物层(未示出)。形成氧化物层可以包括热氧化处理。氧化物层可以有助于减少在沟槽21和半导体本体100的邻接的半导体材料之间的界面处的表面电荷。
75.参照图14f，还可以在半导体本体100的第一表面101上沉积插塞材料。可以在平坦化处理中移除沉积在第一表面101上的该插塞材料234，其中在图14g中图示了该处理的结果。平坦化处理包括例如化学和/或机械抛光处理。
76.图15a至图15c图示用于在每个沟槽21中形成牺牲插塞41的方法的一个示例。参照图15a，该方法包括完全填充沟槽21并且通过牺牲材料40覆盖半导体本体100的第一表面101。参照图15b，方法更进一步地包括在第一移除处理中向下移除牺牲材料40直到第一表面101。该移除处理包括例如化学和/或机械抛光处理。在第一移除处理结束时，沟槽21被初始牺牲插塞41'完全填充。
77.可选地，方法包括在台面区121的顶部上形成停止层203 (以虚线图示)并且在移除处理中向下移除牺牲材料40到停止层203。停止层可以是在形成蚀刻掩模(图14a中的201)之前沉积在第一表面101上的，并且可以是在其中形成沟槽21的相同处理中被蚀刻的，从而停止层203保留在台面区121的顶部上。停止层203例如是氮化物层。
78.参照图15c，方法进一步包括部分地移除初始牺牲插塞41'以形成牺牲插塞41。部分地移除初始牺牲插塞41'可以包括相对于半导体本体100选择性地蚀刻牺牲材料的蚀刻处理。可以在基于初始牺牲插塞41'形成牺牲插塞41之前或之后移除可选的停止层203。
79.图16a和图16b图示用于在图14c中示出的牺牲材料41的顶部上形成第一插塞231的方法的一个示例。参照图16a，该方法包括沉积插塞材料层230，使得插塞材料层填充在牺牲材料41的顶部上的间隙(残留沟槽)并且覆盖半导体本体100的第一表面101。形成插塞材料层230可以包括沉积处理。
80.参照图16b，形成插塞231进一步包括平坦化插塞材料层230，从而第一表面101未被覆盖，并且插塞材料保留在牺牲材料41的顶部上的沟槽21中。保留在牺牲材料41的顶部上的插塞材料形成插塞231。
81.参照图11和图12a至图12c中图示的示例，栅极电极14和栅极电介质15可以被形成在封闭腔体22的插塞23的顶部上的沟槽结构2的沟槽21中。图17a至图17e图示用于以这种方式形成栅极电极14和栅极电介质15的方法的一个示例。形成栅极电极14和栅极电介质15的方法在形成封闭沟槽21内的腔体22的插塞23之后开始。
82.图17a示出在形成插塞23之后的半导体本体100的竖向横截面视图。插塞23可以是根据图14b至图14g的处理形成的，从而插塞23可以包括在不同的处理步骤中形成的两个插塞区段231、233。这两个插塞区段231、233在图17a中以虚线图示。然而，这仅是示例。还可能的是以不同的方式形成插塞23。
83.参照图17b，方法进一步包括部分地移除每个插塞23以在插塞23和第一表面101之间形成间隙或沟槽25。在移除处理之后剩余的插塞23仍然封闭相应的空隙23。根据一个示例，部分地移除插塞23包括选择性的蚀刻处理，其中相对于半导体本体100的半导体材料选择性地蚀刻插塞23。
84.参照图17c至图17e，方法进一步包括沿着沟槽25的侧壁形成栅极电介质15以及在沟槽中形成栅极电极14。栅极电介质15还可以覆盖在沟槽25底部处的插塞23。
85.参照图17c和图17d，形成栅极电介质15可以包括在半导体本体100的第一表面101
上以及在沟槽25的侧壁和底部上沉积栅极电介质层15'，并且在沟槽25中形成栅极电极14可以包括沉积栅极电极层14'，使得沟槽25被完全填充并且半导体本体100的第一表面101的顶部上的栅极电介质层15'被栅极电极层14'覆盖。
86.参照图17e，形成栅极电极14进一步包括从第一表面101的顶部上的栅极电介质层15'移除栅极电极层14'。形成栅极电介质15可以进一步包括从第一表面101移除栅极电介质层15'。然而，从第一表面101移除栅极电介质层15'是可选的。从第一表面101的顶部上的栅极电介质层15'移除栅极电极层14'可以包括平坦化处理，诸如化学和/或机械抛光处理，其中第一表面101的顶部上的栅极电介质层15'可以充当停止层。在cmp处理中使用栅极电介质层15'作为停止层移除栅极电极层14'可以具有如下效果：在cmp处理之后，栅极电极14稍微延伸超出第一表面101。根据一个示例，在蚀刻处理中移除栅极电极14的延伸超出第一表面101的区段，其中该蚀刻处理可以是在从第一表面101移除栅极电介质层15'之前或之后执行的。
87.参照图14f和对应的描述，在腔体22中形成真空可以包括在低压气氛中发生的处理(诸如例如hdp处理)中封闭腔体。然而，这仅是示例。在图18a至图18d中图示用于在腔体中产生真空的另一示例。
88.图18a示出在纵向方向上的竖向横截面，并且图18b示出在封闭腔22之后即在形成插塞23之后的一个沟槽21的顶视图。形成插塞可以包括任何适当的处理，包括根据图14e至图14g的处理，其中该处理。也就是，当使用根据图14e至图14g的方法时，形成封闭腔体的插塞材料233的处理未必在低压环境中发生。替代地，例如可以使用溅射处理。
89.参照图18c，方法进一步包括在插塞23中形成开口235。形成开口235可以包括使用蚀刻掩模(未示出)的蚀刻处理。根据一个示例，开口235被形成在沟槽21的纵向端部的区中。参照前述，纵向端部可以被布置在半导体本体100的边缘区中。
90.参照图18d，方法进一步包括形成填充开口235并且因此封闭腔体22的进一步的插塞236。形成进一步的插塞236可以在低压气氛中发生，从而在腔体中产生真空。形成进一步的插塞236的处理可以包括例如hdp处理。
91.参照图8至图10和图12a至图12c，晶体管单元1可以被实现为超结晶体管单元，其中这些晶体管单元1中的每个包括第二掺杂类型的至少一个补偿区17。图19a至图19c图示用于沿着沟槽21的侧壁形成补偿区17的方法的一个示例。根据该示例，形成补偿区17包括在封闭沟槽21之前经由沟槽21的侧壁将掺杂剂原子注入到台面区121中。图19a至图19c中的每个示出在处理的不同阶段处半导体本体100的一个区段的竖向横截面视图。
92.参照图19a，方法包括至少一个第一注入处理，其中第二掺杂类型的掺杂剂原子被经由沟槽21的第一侧壁211注入到台面区121中，以沿着第一侧壁211在台面区121中形成注入区17*。参照图19a，在注入处理之前，注入掩模202可以被形成在第一表面101的顶部上，其中注入掩模202被配置为防止掺杂剂原子被注入到第一表面101中。根据一个示例，注入掩模202与在用于形成沟槽21的蚀刻处理中使用的蚀刻掩模201(参见图14a)相同。
93.参照图19b，方法进一步包括至少一个第二注入处理，其中经由沟槽21的与第一侧壁211相对的第二侧壁212将第二掺杂类型的掺杂剂原子注入到台面区121中，从而沿着第二侧壁212在台面区121中形成注入区17*。
94.参照图19a和图19b，注入区17*在竖向方向z上从第一表面101朝向第一半导体层
110延伸。在竖向方向z上的注入区17*的尺寸取决于在第一注入处理和第二注入处理中使用的注入角度。注入区17*的竖向尺寸可以是通过适当地选择取决于沟槽21的宽度和注入掩模202的厚度的注入角度来调整的。注入掩模202的厚度是注入掩模202在竖向方向z上的尺寸。基本上，在给定沟槽21的宽度并且给定注入掩模202的厚度的情况下，相对于竖向方向z的注入角度越小，注入区17*在竖向方向z上越深地延伸到台面区121中。参照图19a和图19b，可以调整注入角度，使得注入区17*在竖向方向z上与第一半导体层110间隔开。然而，这仅是示例。根据另一示例，调整注入角度以使得注入区17*延伸到第一半导体层110中。
95.参照图19c，方法进一步包括退火处理，其中第二掺杂类型的注入掺杂剂原子被活化，从而基于注入区17*形成补偿区17。根据一个示例，退火处理在1500℃和1800℃之间的温度下发生。取决于注入角度，调整第一注入处理和第二注入处理中的注入剂量以使得补偿区17具有合期望的掺杂浓度。根据一个示例，补偿区17的掺杂浓度是从5e16cm-3
和2e18cm-3
之间选择的。
96.在根据图19a和图19b的第一注入处理和第二注入处理中，一些掺杂剂原子可能被在第一侧壁211和第二侧壁212处散射，从而一部分掺杂剂原子可能被散射，其中一些被散射的掺杂剂原子可以在相应的沟槽21的底部下方的第一半导体层110中终止。在图19a中，参考标号51*指明由在至少一个第一注入处理中的散射掺杂剂原子产生的注入区。图19b中的参考标号52*指明包括来自至少一个第一注入处理的散射掺杂剂原子和来自至少一个第二注入处理的散射掺杂剂原子的注入区。在根据图19c的退火处理中，在第一半导体层110中在沟槽底部下面形成包括第二掺杂类型的掺杂剂原子的区52。这些区52由第一注入处理和第二注入处理中的散射掺杂剂原子产生。根据一个示例，第一半导体层110的第一掺杂类型的掺杂浓度显著高于区52中的第二掺杂的掺杂剂原子的掺杂浓度。因此区52具有第一掺杂类型的有效掺杂浓度，从而第二掺杂类型的散射掺杂剂原子不负面地影响晶体管器件的功能。
97.根据一个示例，形成补偿区可以包括形成补偿区17以使得补偿区具有带有不同掺杂浓度的不同区段。根据一个示例，补偿区17中的每个具有两个不同的区段，即具有第一掺杂浓度的第一区段和具有第二掺杂浓度的第二区段，其中第一区段更靠近第一表面101并且具有比第二区段高的掺杂浓度。图20a至图20c图示用于以这种方式形成补偿区17的方法的一个示例。
98.参照图20a，方法包括沿着沟槽21的第一侧壁211和第二侧壁212形成第一注入区171*，其中这些注入区171*中的每个可以是根据参照图19a和图19b解释的方法形成的。
99.参照图20b，方法进一步包括沿着第一侧壁211和第二侧壁212中的每个形成第二注入区172*，其中这些第二注入区172*在竖向方向z上并不比第一注入区171*延伸得深。第二注入区172*包括在根据图20a的处理中注入的掺杂剂原子和在根据图20b的注入处理中注入的附加的掺杂剂原子，从而与在第二注入区172*下方的第一注入区171*相比第二注入区172*包括更高的掺杂剂剂量的第二掺杂原子。
100.在图20c中图示的退火处理之后，每个补偿区17包括具有不同掺杂浓度的两个区段，即包括仅来自根据图20a的注入处理的掺杂剂原子的第一区段171以及包括来自根据图20a的注入处理和根据图20b的注入处理这两者的掺杂剂原子的第二区段172。当然，其中执行根据图20a和图20b的注入处理的顺序可以改变，从而根据图20b的注入处理可以在根据
图20a的注入处理之前发生。
101.晶体管单元1的源极区12和本体区13可以是通过经由第一表面101将掺杂剂原子注入到台面区121中形成的。这些源极区12和本体区13可以是在形成沟槽结构之前或之后形成的。例如，如图5至图7中图示那样，未被布置在沟槽结构的沟槽中的栅极电极14和栅极电介质15可以是通过在台面区121中形成沟槽、沿着这些沟槽的底部和侧壁形成栅极电介质15、以及利用栅极电极材料填充沟槽以便形成栅极电极14而形成的。这种类型的处理是通常已知的，从而在这方面不要求进一步的解释。根据一个示例，根据图5至图7的栅极电极14和栅极电介质15是在其中形成源极区12和本体区13的注入处理之后形成的。同样地，可以通过经由第一表面101将掺杂剂原子注入到半导体本体中来形成可选的jfet区16。同样地，可以通过经由第一表面101将掺杂剂原子注入半导体本体中来形成根据图12a至图12c的电流扩布区90，其中形成这些电流扩布区19可以包括掩模注入处理，也就是其中第一表面101的部分被覆盖从而掺杂剂原子仅被注入到其中要形成电流扩布区19的那些区中的注入处理。
102.参照图19a至图19c和图20a至图20c，补偿区17可以被形成为使得它们延伸到第一表面101，其中源极区12和本体区13的掺杂浓度可以被调整，使得它们过补偿靠近第一表面101的区中的补偿区17的区段。在这种情况下，在沿着沟槽21的区中，并且因此在沿着栅极电介质14的区中，源极区12和本体区13包括由用于形成源极区12和本体区13的相应的注入处理产生的并且由用于形成补偿区17的注入处理产生的掺杂剂原子。
103.图21a至图21d图示形成超结器件的方法的一个示例，在超结器件中形成补偿区17不影响源极区12和本体区13的掺杂浓度，从而源极区12和本体区13的掺杂仅取决于用于形成源极区12和本体区13的注入处理。该方法基于参照其中栅极电极14和栅极电介质15被形成在腔体22上方的栅极沟槽25中的图17a至图17d解释的处理，并且与根据图17a至图17d的方法的不同之处在于，形成栅极沟槽25包括移除包括由经由沟槽侧壁注入第二掺杂类型的掺杂剂原子产生的第二类型的掺杂剂原子的掺杂区段。
104.图21a示出在沿着沟槽的侧壁形成补偿区17之后和在沟槽内形成腔体22之后但是在形成栅极电极14和栅极电介质15之前的半导体本体100的竖向横截面视图。仅为了说明的目的，假设在形成栅极电极14和栅极电介质之前已经形成源极区12和本体区13以及可选的击穿区18。这些区12、13、18可以是：(a)在形成补偿区17之前并且甚至在形成沟槽21之前、(b)在形成补偿区17之后并且在形成栅极电极14和栅极电介质15之前、或者(c)在形成栅极电极14和栅极电介质15之后通过注入处理形成的。如前面概述那样，形成掺杂区中的任何一个可以包括用于活化注入的掺杂剂原子的相应的注入处理和退火处理。使用至少一个退火处理，也就是可以使用不同的退火处理或共同的退火处理以活化由不同的注入处理产生的掺杂剂原子。至少一个退火处理可以在参照图21a至图21d解释的处理步骤之前或之后发生。
105.与图21a至图21d相关地，“补偿区17”指明包括在根据图19a至图19c或图20a至图20c中的任何一个在侧壁注入处理中被引入到半导体本体100中的第二掺杂类型的掺杂剂原子的任何区。因此，与图21a至图21d有关地使用的补偿区17可以包括进一步的掺杂剂原子，诸如由用于形成源极区12和本体区13的注入处理产生的掺杂剂原子。更进一步地，与图21a至图21d有关地使用的补偿区17可以已经被退火或者可以在稍后的阶段被退火。
106.在图21a中，参考标号240指明形成封闭沟槽内部的腔体的插塞23并且覆盖第一表面101的插塞层。该插塞层可以对应于参照图14f解释的层231和234的组合。
107.参照图21b和图21c，方法包括形成栅极沟槽25以使得栅极沟槽25比沟槽21宽。更进一步地，形成栅极沟槽25包括移除其中形成有栅极沟槽25的那些区中的补偿区17，从而在完成的器件中，栅极沟槽的侧壁邻接源极区12和本体区13(其可能已经在形成栅极沟槽25时被形成或者可以在稍后形成)。
108.参照图21b，形成栅极沟槽25可以包括在沟槽21上方的插塞层240中形成开口241，使得开口露出第一表面101的在其下方已经形成补偿区17的那些区段。形成开口241还可以包括从沟槽21部分地移除插塞材料，其中保留插塞材料的在完成的器件中形成插塞23的区段。形成开口可以包括在插塞层的顶部上形成蚀刻掩模(未示出)以及使用蚀刻掩模蚀刻插塞层240。
109.参照图21c，形成栅极沟槽25进一步包括各向异性蚀刻处理，其蚀刻半导体本体100的未被插塞层240覆盖的那些区段，从而补偿区17被沿着栅极沟槽移除。该蚀刻处理还可以部分地移除插塞23，从而插塞23在蚀刻处理之后可以具有减小的厚度，但是仍然封闭腔体22。
110.参照图21d，方法进一步包括在栅极沟槽25中形成栅极电介质15和栅极电极14。栅极电介质15和栅极电极14可以是根据参照图17c至图17e解释的方法步骤形成的。
111.参照图21d，本体区13被形成为使得漂移区11的区段邻接本体区13和补偿区17之间的栅极沟槽。因此，被连接到源极节点s(图21d中未示出)的本体区13被与补偿区17间隔开，从而补偿区17不被经由本体区13连接到源极节点s。
112.为了将补偿区17连接到源极节点s，晶体管器件可以包括第二掺杂类型的接触区。在图22a至图22c中图示了包括用于将补偿区17连接到源极节点s的第二掺杂类型的接触区的晶体管。图22a示出包括第二掺杂类型的接触区71的图21a至图21c中示出的类型的晶体管器件的顶视图，图22b示出包括接触区71的区中的竖向横截面视图，并且图22c示出包括源极区12和本体区13的区中的竖向横截面视图，其中图22c对应于图21d。
113.接触区71被连接到源极节点s(在图22a至图22c中未示出)，并且在竖向方向上从第一表面101延伸到补偿区17。参照图22a，若干个接触区71可以被布置成在沟槽21(在图22a中看不到)的纵向方向上彼此间隔开，其中源极区12和本体区13(在图22a中看不到)被布置在邻近的接触区71之间。因此，一个补偿区17可以被两个或更多个接触区71接触。
114.参照图22a，一个接触区71可以跨台面区121从一个栅极沟槽延伸到另一个栅极沟槽。然而，这仅是示例。根据图23中图示的另一示例，每个接触区71可以邻接一个栅极沟槽并且可以与邻近的栅极沟槽间隔开。
115.接触区71可以是以与形成源极区12和本体区13以及可选的击穿区18相同的方式通过掩模注入处理形成的。根据一个示例，接触区71是通过与形成击穿区18相同的(多个)注入处理形成的。参照图22a和图23，每个接触区71可以邻接一个或多个击穿区18。
116.图24a至图24d图示包括在相应的腔体22上方的栅极电极14和栅极电介质15的超结晶体管器件的进一步的示例。图24a示出晶体管器件的在第一竖向截面g-g中的一个区段的竖向横截面视图，图24b示出晶体管器件的在第二竖向截面h-h中的一个区段的竖向横截面视图，图24c示出顶视图，并且图24d示出在延伸通过漂移区11的截面ii中的水平横截面
视图。
117.与图24a至图24d相关地，“补偿区17”指明包括被在侧壁注入处理中引入到半导体本体100中的第二掺杂类型的掺杂剂原子的任何区。因此，与图24a至图24d有关地使用的补偿区17可以包括进一步的掺杂剂原子，诸如由用于形成源极区12和本体区13的注入处理产生的掺杂剂原子。更进一步地，与图24a至图24d有关地使用的补偿区17可以已经被退火或者可以在稍后的阶段被退火。
118.参照图24a至图24d，每个晶体管单元包括被沿着相应的沟槽彼此间隔开的若干个补偿区17，其中补偿区17可以沿着栅极电介质延伸到第一表面101。在邻近的补偿区17之间的区段中，源极区12和本体区13邻接相应的栅极电介质15。补偿区17邻接本体区13，从而补偿区17被经由本体区13连接到源极节点s。
119.图24a至图24d中示出的类型的补偿区17可以是由图19a至图19c和图20a至图20c中图示的任何一个处理形成的，其中注入掩模202被形成为使得其部分地覆盖沟槽，从而在注入处理中，第二掺杂类型的掺杂剂原子仅被注入到这些区段的侧壁中。也就是，注入掩模被形成为使得其覆盖其中不形成补偿区17的那些沟槽区段。在图25中图示这种类型的注入掩模202的顶视图。在图25中，参考标号202'指明注入掩模的覆盖沟槽21的区段的那些区段。虚线图示在注入掩模202下方的沟槽的位置。
120.在上面解释的示例中，晶体管单元1的漂移区11是由台面区121的具有基本掺杂的区段形成的。然而，这仅是示例。根据在图26a至图26c中图示的另一示例，漂移区11是如下的掺杂区：其在第一横向方向上与在沟槽21之间的台面区的宽度(距离)相比具有显著更低的尺寸。这种类型的漂移区11可以是以与补偿区17相同的方式——也就是通过经由沟槽21的第一侧壁和第二侧壁将(第一掺杂类型的)掺杂剂原子注入到台面区121中——产生的，其中在形成补偿区17的处理和形成漂移区11的处理中的注入能量和注入角度被彼此适配，以使得补偿区17和漂移区11被布置成在第一横向方向上挨着彼此。
121.在图26a至图26c中示出的示例基于图12a至图12c中示出的示例，从而漂移区11从电流扩布区19延伸到漏极区31或可选的缓冲区32。
122.在图26a至图26c中示出的示例中，补偿区17被布置在漂移区11和沟槽21之间。然而，这仅是示例。根据图27中图示的另一示例，漂移区11被布置在补偿区17和沟槽21之间。在该示例中，可以省略电流扩布区19。
123.在根据图26a至图26c和图27的示例中，第二半导体层120可以被形成为本征层。更进一步地，在这些示例中，可以通过在形成漂移区11和补偿区17的处理中适当地调整注入剂量来精确地调整包括在补偿区17和漂移区11中的掺杂剂剂量。
124.下面通过编号的示例总结在上面解释的一些方面。
125.示例1-一种晶体管器件，包括：sic半导体本体，其包括第一半导体层和形成在第一半导体层的顶部上的第二半导体层；沟槽结构，其从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中；漏极区，其被布置在第一半导体层中；以及多个晶体管单元，每个晶体管单元耦合在漏极区和源极节点之间，其中沟槽结构将第二半导体层划分成多个台面区，其中沟槽结构包括至少一个腔体，并且其中多个晶体管单元中的至少一个晶体管单元至少部分地集成在台面区中的每个中。
126.示例2-根据示例1的晶体管器件，其中至少一个腔体中的压力小于大气压力的1%。
127.示例3-根据示例1或2的晶体管器件，其中至少一个腔体在半导体本体的竖向方向上延伸到第一半导体层中。
128.示例4-根据示例1至3中的任何一项的晶体管器件，其中沟槽结构进一步包括被布置在至少一个腔体和半导体本体之间的电介质层。
129.示例5-根据示例1至4中的任何一项的晶体管器件，其中沟槽结构包括多个平行的第一沟槽，其中台面区中的每个被布置在平行的沟槽中的相应的一对邻近的沟槽之间。
130.示例6-根据示例5的晶体管器件，其中沟槽结构进一步包括跨第一沟槽的至少一个第二沟槽。
131.示例7-根据示例1至6中的任何一项的晶体管器件，其中晶体管单元中的每个晶体管单元包括：第一掺杂类型的漂移区和源极区；第二掺杂类型的本体区，其被布置在漂移区和源极区之间；以及栅极电极，其被布置成与本体区相邻并且被通过栅极电介质与本体区介电绝缘。
132.示例8-根据示例1至7中的任何一项的晶体管器件，其中晶体管单元中的每个晶体管单元进一步包括：至少一个第二掺杂类型的补偿区，其被布置成与漂移区相邻。
133.示例9-根据示例8的晶体管器件，其中每个晶体管单元包括多个补偿区，每个补偿区邻接沟槽中的相应的一个沟槽并且被在沟槽中的相应的一个沟槽的纵向方向上彼此间隔开。
134.示例10-根据示例8或9的晶体管器件，其中至少一个补偿区是注入半导体区。
135.示例11-根据示例7至10中的任何一项的晶体管器件，其中第二半导体层具有基本掺杂浓度，并且其中漂移区是由台面区的具有基本掺杂浓度的区段形成的。
136.示例12-根据示例7至10中的任何一项的晶体管器件，其中漂移区是注入半导体区。
137.示例13-根据示例7至12中的任何一项的晶体管器件，其中栅极电极被布置在与沟槽结构间隔开的沟槽中。
138.示例14-根据示例7至12中的任何一项的晶体管器件，其中栅极电极被布置在栅极沟槽中，并且其中栅极沟槽是由沟槽结构的沟槽的区段形成的并且被布置在封闭腔体的插塞上方。
139.示例15-根据示例7至11中的任何一项的晶体管器件，其中栅极电极被布置在栅极沟槽中，其中栅极沟槽邻接沟槽结构的沟槽并且比沟槽结构的沟槽宽。
140.示例16-一种方法，包括：在sic半导体本体中形成沟槽结构，使得沟槽结构从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中，并且使得沟槽结构将第二半导体层划分成多个台面区；以及至少部分地在台面区的每个中形成至少一个晶体管单元，其中沟槽结构包括至少一个腔体。
141.示例17-根据示例16的方法，其中至少一个腔体中的压力小于大气压力的1%。
142.示例18-根据示例16或17的方法，其中形成沟槽结构包括：形成多个沟槽，每个沟槽从半导体本体的第一表面延伸通过第二半导体层进入到第一半导体层中；在每个沟槽中形成腔体和封闭腔体的插塞。
143.示例19-根据示例18的方法，其中形成腔体和插塞包括在每个沟槽中：形成部分地填充相应的沟槽的牺牲插塞；在牺牲插塞的顶部上形成第一插塞；在第一插塞中形成开口；
在蚀刻处理中经由开口移除牺牲插塞以形成腔体；以及封闭第一插塞中的开口以形成封闭腔体的插塞。
144.示例20-根据示例19的方法，其中封闭开口包括在其中压力小于大气压力的1%的气氛中的沉积处理。
145.示例21-根据示例20的方法，其中处理是hdp处理。
146.示例22-根据示例19的方法，进一步包括：在插塞中形成开口，以及在其中压力小于大气压力的1%的气氛中使用沉积处理来封闭开口。
147.示例23-根据示例16至22中的任何一项的方法，其中形成晶体管单元中的每个包括：形成第一掺杂类型的源极区；形成第二掺杂类型的本体区；以及形成栅极电极，栅极电极被布置成与本体区相邻并且被通过栅极电介质与本体区介电绝缘。
148.示例24-根据示例23的方法，其中形成栅极电极包括在与沟槽结构间隔开的栅极沟槽中形成栅极电极。
149.示例25-根据示例23的方法，其中形成栅极电极包括在由沟槽结构的沟槽的区段形成并且被布置在封闭腔体的插塞上方的栅极沟槽中形成栅极电极。
150.示例26-根据示例23的方法，其中形成栅极电极包括在栅极沟槽中形成栅极电极，其中栅极沟槽邻接沟槽结构的沟槽并且比沟槽结构的沟槽宽。
151.示例27-根据示例16至26中的任何一项的方法，其中形成每个晶体管单元包括形成至少一个补偿区，并且其中形成至少一个补偿区包括经由沟槽的侧壁将掺杂剂原子注入到台面区中。
152.示例28-根据示例26和27的方法，其中形成栅极沟槽包括部分地移除至少一个补偿区。
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