移位寄存器、栅极驱动电路及显示面板的制作方法

本公开涉及显示，具体而言，涉及一种移位寄存器、栅极驱动电路及显示面板。

背景技术：

1、在显示领域，例如oled(有机发光二极管)显示中，ltpo(低温多晶氧化物)的应用越来越广泛。

2、为了窄边框考虑，栅极驱动电路goa(栅极驱动电路)一般需要p型ltps(低温多晶硅)，像素驱动电路pdc(像素驱动电路)中的某些tft(薄膜晶体管)的栅极需要输入高电平的脉冲波形才能有效输出。因此，采用p型tft输出高电平脉冲波形是非常关键的。同时由于高ppi(像素密度)和高刷新频率的需求，需要输出的波形能够尽量宽。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于克服上述现有技术的不足，提供一种移位寄存器、栅极驱动电路及显示面板，以提高显示面板的显示质量。

2、根据本公开的一个方面，提供一种移位寄存器，所述移位寄存器包括输入电路、级联输出电路、控制电路、扫描输出电路；

3、所述输入电路用于在第一时钟信号、上一级级联输出电路的级联输出信号的控制下控制第一节点、控制节点的电平；

4、所述级联输出电路用于在所述第一节点、所述控制节点、第二时钟信号的控制下输出级联输出信号；

5、所述控制电路用于在所述第一节点、所述控制节点、所述第一时钟信号的控制下控制第四节点的电平；

6、所述扫描输出电路用于在所述控制节点、所述第四节点、输出时钟信号的控制下输出扫描信号；

7、所述级联输出电路输出的所述级联输出信号的有效电平时长小于所述扫描输出电路输出的扫描信号的有效电平时长。

8、在本公开的一种实施方式中，所述级联输出电路包括第一级联输出子电路和第二级联输出子电路；

9、所述第一级联输出子电路的第一极与第一电源电压端电连接，第二极与级联输出信号端电连接，控制端与所述控制节点电连接，所述第一级联输出子电路被配置为，响应所述控制节点的选通电平而使得第一电源电压加载至所述级联输出信号端；

10、所述第二级联输出子电路的第一极与第二时钟信号端电连接，所述第二级联输出子电路的第二极与所述级联输出信号端电连接，所述第二级联输出子电路的控制端与所述第一节点电连接，所述第二级联输出子电路被配置为，响应所述第一节点的选通电平而使得所述第二时钟信号的电压加载至所述级联输出信号端。

11、在本公开的一种实施方式中，所述扫描输出电路包括第一扫描输出子电路、第二扫描输出子电路；

12、所述第一扫描输出子电路的第一极与第二电源电压端电连接，第二极与扫描输出信号端电连接，控制端与控制节点电连接，所述第一扫描输出子电路被配置为，响应所述控制节点的选通电平而输出第二电源电压至所述扫描输出信号端；

13、所述第二扫描输出子电路的第一极与输出时钟信号端电连接，第二极与所述扫描输出信号端电连接，控制端与第四节点电连接，所述第二扫描输出子电路被配置为，响应所述第四节点的选通电平而输出所述输出时钟信号的电压至所述扫描输出信号端。

14、在本公开的一种实施方式中，所述输入电路包括级联输入子电路、第一子电路、第二子电路；

15、所述级联输入子电路的第一极与级联输入信号端电连接，所述级联输入子电路的第二极与所述第一节点相互电连接，所述级联输入子电路的控制端与第一时钟信号端电连接，所述级联输入子电路被配置为，响应第一时钟信号的选通电平而使得级联输入信号的电压加载至所述第一节点；

16、所述第一子电路的第一极与第二电源电压端电连接，第二极与所述控制节点电连接，控制端与所述第一时钟信号端电连接，所述第一子电路被配置为，响应所述第一时钟信号的选通电平而使得第二电源电压加载至所述控制节点；

17、所述第二子电路的第一极与所述第一时钟信号端电连接，第二极与所述控制节点电连接，控制端与所述第一节点电连接，所述第二子电路被配置为，响应所述第一节点的选通电平而使得所述第一时钟信号的电压加载至所述控制节点。

18、在本公开的一种实施方式中，所述控制电路包括第三子电路、第四子电路和第五子电路；

19、所述第三子电路的第一极与所述第一时钟信号端电连接，第二极与第三节点电连接，控制端与所述控制节点电连接，所述第三子电路被配置为，响应所述控制节点的选通电平而使得所述第一时钟信号的电压加载至所述第三节点；

20、所述第四子电路的第一极与第二电源电压端电连接，第二极与第三节点电连接，控制端与所述第一节点电连接，所述第四子电路被配置为，响应所述第一节点的选通电平而使得所述第二电源电压加载至所述第三节点；

21、所述第五子电路的第一极与所述第三节点电连接，第二极与所述第四节点电连接，控制端电连接于第二时钟信号端、第二电源电压端的任一者，所述第五子电路被配置为，响应所述第二时钟信号的选通电平或第二电源电压而使得所述第三节点的电压加载至所述第四节点。

22、在本公开的一种实施方式中，所述第一级联输出子电路包括第三晶体管和第一电容；

23、所述第三晶体管的第一极、所述第一电容的第一电极板、所述第一电源电压端电连接，所述第三晶体管的第二极与所述级联输出信号端电连接，所述第三晶体管的控制端、所述第一电容的第二电极板、所述控制节点电连接，所述第三晶体管被配置为，响应所述控制节点的选通电平而使得第一电源电压加载至所述级联输出信号端；

24、所述第二级联输出子电路包括第八晶体管和第二电容；

25、所述第八晶体管的第一极与所述第二时钟信号端电连接，所述第八晶体管的第二极、所述第二电容的第二电极板与级联输出信号端之间相互电连接，所述第八晶体管的控制端、所述第二电容的第一电极板、第二节点之间相互电连接，所述第八晶体管被配置为，响应所述第二节点的选通电平而使得所述第二时钟信号的电压加载至所述级联输出信号端。

26、在本公开的一种实施方式中，所述第一扫描输出子电路包括第十五晶体管和第四电容；

27、所述第十五晶体管的第一极与所述第二电源电压端电连接，第二极与所述扫描输出信号端电连接，所述第十五晶体管的控制端、所述第四电容的第一电极板与所述控制节点之间相互电连接，所述第十五晶体管被配置为，响应所述控制节点的选通电平而输出所述第二电源电压至所述扫描输出信号端；所述第四电容的第二电极板与所述第一时钟信号端电连接；

28、所述第二扫描输出子电路包括第十四晶体管和第三电容；

29、所述第十四晶体管的第一极与所述输出时钟信号端电连接，第二极与所述扫描输出信号端电连接，所述第十四晶体管的控制端、所述第三电容的第一电极板、所述第四节点之间相互电连接，所述第十四晶体管被配置为，响应所述第四节点的选通电平而输出所述输出时钟信号的电压至所述扫描输出信号端。

30、在本公开的一种实施方式中，所述级联输入子电路包括第二晶体管；

31、所述第二晶体管的第一极与所述级联输入信号端电连接，第二极与所述第一节点电连接，控制端与所述第一时钟信号端电连接，所述第二晶体管被配置为，响应所述第一时钟信号的选通电平而使得级联输入信号的电压加载至所述第一节点；

32、所述第一子电路包括第一晶体管；

33、所述第一晶体管的第一极与所述第二电源电压端电连接，第二极与所述控制节点电连接，控制端与所述第一时钟信号端电连接，所述第一晶体管被配置为，响应所述第一时钟信号的选通电平而使得第二电源电压加载至所述控制节点；

34、所述第二子电路包括第四晶体管；

35、所述第四晶体管的第一极与所述第一时钟信号端电连接，第二极与所述控制节点电连接，控制端与所述第一节点电连接，所述第四晶体管被配置为，响应所述第一节点的选通电平而使得所述第一时钟信号的电压加载至所述控制节点。

36、在本公开的一种实施方式中，所述第三子电路包括第十晶体管；

37、所述第十晶体管的第一极与所述第一时钟信号端电连接，第二极与所述第三节点电连接，控制端与所述控制节点电连接，所述第十晶体管被配置为，响应所述控制节点的选通电平而使得所述第一时钟信号的电压加载至所述第三节点；

38、所述第四子电路包括第九晶体管；

39、所述第九晶体管的第一极与所述第二电源电压端电连接，第二极与所述第三节点电连接，控制端与所述第一节点电连接，所述第九晶体管被配置为，响应所述第一节点的选通电平而使得所述第二电源电压加载至所述第三节点；

40、所述第五子电路包括第十二晶体管；

41、所述第十二晶体管的第一极与所述第三节点电连接，所述第十二晶体管的第二极与所述第四节点电连接，所述第十二晶体管的控制端电连接于所述第二时钟信号端、第二电源电压端的任一者，所述第十二晶体管被配置为，响应所述第二时钟信号的选通电平或第二电源电压而使得所述第三节点的电压加载至所述第四节点。

42、在本公开的一种实施方式中，所述移位寄存器还包括第十六晶体管；

43、所述第十六晶体管的第一极、所述第十六晶体管的控制端与所述第一时钟信号端之间相互电连接，所述第十六晶体管的第二极与所述第四电容的第一电极板电连接，所述第十六晶体管被配置为，响应所述第一时钟信号的选通电平而使得所述第一时钟信号的电压加载至所述第四电容的第一电极板上。

44、在本公开的一种实施方式中，所述控制电路还包括第十三晶体管；

45、所述第十三晶体管的第一极与所述第三节点电连接，所述第十三晶体管的第二极与所述第四节点电连接，所述第十三晶体管的控制端电连接于第一节点、第二节点、级联输入信号端的任一者，所述第十三晶体管被配置为，响应所述第一节点或第二节点或级联输入信号的选通电平而使得所述第三节点的电压加载至所述第四节点。

46、在本公开的一种实施方式中，所述移位寄存器还包括第十七晶体管；

47、所述第十七晶体管的第一极与所述第十晶体管的第二极电连接，所述第十七晶体管的第二极与所述第三节点电连接，所述第十七晶体管的控制端与所述第二时钟信号端电连接，所述第十七晶体管被配置为，响应所述第二时钟信号的选通电平而使得所述第十晶体管的第二极的电压加载至所述第三节点。

48、在本公开的一种实施方式中，所述移位寄存器还包括第五晶体管、第六晶体管、第七晶体管；

49、所述第五晶体管的第一极与第一电源电压端电连接，所述第五晶体管的第二极与所述第六晶体管的第一极电连接，所述第五晶体管的控制端与所述控制节点电连接，所述第五晶体管被配置为，响应所述控制节点的选通电平而使得第一电源电压加载至所述第六晶体管的第一极；

50、所述第六晶体管的第二极、所述第七晶体管的第一极以及所述第一节点之间相互电连接，所述第六晶体管的控制端与所述第二时钟信号端电连接，所述第六晶体管被配置为，响应所述第二时钟信号的选通电平而使得所述第六晶体管的第一极的电压加载至所述第一节点；

51、所述第七晶体管的第二极与第二节点电连接，所述第七晶体管的控制端与第二电源电压端电连接，所述第七晶体管被配置为，响应所述第二电源电压而使得所述第一节点的电压加载至所述第二节点；

52、所述第一时钟信号的时钟周期、所述第二时钟信号的时钟周期与所述输出时钟信号的时钟周期均相同；

53、所述第一时钟信号的选通电平的时间长度不超过1/4个时钟周期；

54、所述第二时钟信号的选通电平的时间长度不超过1/4个时钟周期；

55、所述输出时钟信号的有效电平的时间长度大于1/2个时钟周期；

56、所述第一时钟信号的选通电平比所述第二时钟信号的选通电平早1/2个时钟周期；

57、所述输出时钟信号的有效电平比所述第二时钟信号的选通电平早1/4个时钟周期。

58、根据本公开的另一个方面，提供一种栅极驱动电路，包括依次级联的多个上述的移位寄存器；其中，上一级所述移位寄存器的级联输出信号端与下一级所述移位寄存器的级联输入信号端电连接。

59、根据本公开的第一个方面，提供一种显示面板，包括栅极驱动电路和用于驱动所述栅极驱动电路的第一控制走线、第二控制走线和第三控制走线；

60、所述栅极驱动电路包括依次级联的多个如权利要求1～13任一项所述的移位寄存器；上一级所述移位寄存器的级联输出信号端与下一级所述移位寄存器的级联输入信号端电连接；

61、所述第一控制走线与第奇数级所述移位寄存器的第一时钟信号端电连接，且与第偶数级所述移位寄存器的第二时钟信号端电连接；

62、所述第二控制走线与第奇数级所述移位寄存器的第二时钟信号端电连接，且与第偶数级所述移位寄存器的第一时钟信号端电连接；

63、所述第三控制走线与所述移位寄存器的输出时钟信号端电连接。

64、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。