扫描电路和显示设备的制作方法

本发明涉及显示技术，尤其涉及一种扫描电路和显示设备。

背景技术：

1、图像显示设备包括用于控制多个像素中的每个像素中的图像显示的驱动器。驱动器是包括栅极驱动电路和数据驱动电路的基于晶体管的电路。栅极驱动电路由多个移位寄存器单元级联而成。每个移位寄存器单元将栅极驱动信号输出到多个栅线中的一个。来自栅极驱动电路的栅极驱动信号通过栅线逐行扫描，控制每行晶体管处于导通/截止状态。栅极驱动电路可以集成到阵列上栅极(goa)电路中，goa电路可以直接形成在显示面板的阵列基板中。

技术实现思路

1、在一个方面，本公开提供了一种扫描电路，包括多个级，其中，所述扫描电路的各个级包括被配置为向一行或多行子像素提供控制信号的相应扫描单元；其中，各个扫描单元包括第一子电路、第二子电路、第三子电路、第四子电路和降噪子电路；其中，上拉节点耦接到所述第二子电路、所述第三子电路和所述第四子电路；下拉节点耦接到所述第二子电路、所述第三子电路；所述第一子电路被配置为接收输入信号和第一电源电压信号，并且被配置为基于从输入端接收的所述输入信号来控制所述上拉节点处的电位；所述第二子电路被配置为接收第一电压信号和第三电源电压信号，并且被配置为基于所述第一电压信号和所述上拉节点处的电位来控制所述下拉节点处的电位；所述第三子电路被配置为接收所述第三电源电压信号，并且被配置为基于所述下拉节点处的电位来下拉输出端和所述上拉节点处的电位；所述第四子电路被配置为接收第一时钟信号并输出控制信号，并且被配置为基于所述第一时钟信号和所述上拉节点处的电位来输出控制信号；以及所述降噪子电路耦接所述上拉节点与所述输入端。

2、可选地，所述第一子电路和所述降噪子电路共同被配置为基于从所述输入端接收的所述输入信号来上拉所述上拉节点处的电位。

3、可选地，第一子电路和所述降噪子电路共同被配置为基于从复位端接收的复位信号来复位所述上拉节点处的电位。

4、可选地，降噪子电路包括第一降噪晶体管和第三降噪晶体管；所述第一降噪晶体管耦接于所述输入端与所述第三降噪晶体管之间；以及所述第三降噪晶体管耦接在所述上拉节点与由所述输入信号控制的输入晶体管的第二电极和由复位信号控制的复位晶体管的第二电极之间。

5、可选地，第一降噪晶体管的栅极和第一电极耦接到所述输入端；所述第一降噪晶体管的第二电极耦接到所述第三降噪晶体管的栅极；所述第三降噪晶体管的栅极耦接到所述第一降噪晶体管的第二电极；所述第三降噪晶体管的第一电极耦接到所述输入晶体管和所述复位晶体管的第二电极；以及所述第三降噪晶体管的第二电极耦接到所述上拉节点。

6、可选地，降噪子电路还包括第二降噪晶体管；以及所述第二降噪晶体管耦接在复位端和所述第三降噪晶体管之间。

7、可选地，第二降噪晶体管的栅极和第一电极耦接到所述复位端；以及所述第二降噪晶体管的第二电极耦接到所述第一降噪晶体管的第二电极和所述第三降噪晶体管的栅极。

8、可选地，降噪子电路包括第四降噪晶体管；以及所述第四降噪晶体管耦接在所述上拉节点与由所述输入信号控制的输入晶体管之间。

9、可选地，第四降噪晶体管的栅极耦接到所述输入端；所述第四降噪晶体管的第一电极耦接到所述输入晶体管的第二电极；以及所述第四降噪晶体管的第二电极耦接到所述上拉节点。

10、可选地，降噪子电路还包括第五降噪晶体管；所述第五降噪晶体管的栅极耦接到复位端；所述第五降噪晶体管的第一电极耦接到由复位信号控制的复位晶体管的第二电极；以及所述第五降噪晶体管的第二电极耦接到所述上拉节点。

11、在另一方面，本公开提供了一种扫描电路，包括多个级，其中，所述扫描电路的各个级包括被配置为向一行或多行子像素提供控制信号的相应扫描单元；其中，各个扫描单元包括第一子电路、第二子电路、第三子电路、第四子电路和降噪子电路；其中，上拉节点耦接到所述第二子电路、所述第三子电路和所述第四子电路；下拉节点耦接到所述第二子电路、所述第三子电路；所述第一子电路被配置为接收输入信号和第一电源电压信号，并且被配置为基于从输入端接收的所述输入信号来控制所述上拉节点处的电位；所述第二子电路被配置为接收第一电压信号和第三电源电压信号，并且被配置为基于所述第一电压信号和所述上拉节点处的电位来控制所述下拉节点处的电位；所述第三子电路被配置为接收所述第三电源电压信号，并且被配置为基于所述下拉节点处的电位来下拉输出端和所述上拉节点处的电位；所述第四子电路被配置为接收第一时钟信号并输出控制信号，并且被配置为基于所述第一时钟信号和所述上拉节点处的电位来输出控制信号；以及所述降噪子电路耦接在第三电源电压端和下拉控制节点之间，所述下拉控制节点被配置为控制所述下拉节点处的电位。

12、可选地，第三电源电压端被配置成提供处于第二电平的第三电源电压信号；以及所述降噪子电路由所述下拉控制节点处的电位控制，以基于所述下拉控制节点处的电位来下拉所述输出端或所述上拉节点处的电位。

13、可选地，降噪子电路包括第六降噪晶体管；所述第六降噪晶体管的栅极耦接到所述下拉控制节点；所述第六降噪晶体管的第一电极耦接到所述第三电源电压端；以及所述第六降噪晶体管的第二电极耦接到所述上拉节点。

14、可选地，降噪子电路包括第七降噪晶体管；所述第七降噪晶体管的栅极耦接到所述下拉控制节点；所述第七降噪晶体管的第一电极耦接到所述第三电源电压端；以及所述第七降噪晶体管的第二电极耦接到所述输出端。

15、可选地，降噪子电路包括第六降噪晶体管和第七降噪晶体管；所述第六降噪晶体管的栅极耦接到所述下拉控制节点；所述第六降噪晶体管的第一电极耦接到所述第三电源电压端；所述第六降噪晶体管的第二电极耦接到所述上拉节点；所述第七降噪晶体管的栅极耦接到所述下拉控制节点；所述第七降噪晶体管的第一电极耦接到所述第三电源电压端；以及所述第七降噪晶体管的第二电极耦接到所述输出端。

16、可选地，第一子电路包括第一晶体管和第二晶体管；所述第一晶体管耦接在第一电源电压端和所述上拉节点之间；所述第一晶体管的栅极耦接到所述输入端；所述第一晶体管的第一电极耦接到所述第一电源电压端；所述第一晶体管的第二电极耦接到所述上拉节点；所述第二晶体管耦接在第二电源电压端和所述上拉节点之间；所述第二晶体管的栅极耦接到复位端；所述第二晶体管的第一电极耦接到所述第二电源电压端；以及所述第二晶体管的第二电极耦接到所述上拉节点。

17、可选地，第二子电路包括第五晶体管、第六晶体管、第八晶体管、以及第九晶体管；所述第九晶体管耦接在第一电压信号端和下拉控制节点之间；所述第九晶体管的栅极和第一电极耦接到所述第一电压信号端；所述第九晶体管的第二电极耦接到所述下拉控制节点；所述第五晶体管耦接在所述第一电压信号端和下拉节点之间；所述第五晶体管的栅极耦接到所述下拉控制节点；所述第五晶体管的第一电极耦接到所述第一电压信号端；所述第五晶体管的第二电极耦接到所述下拉节点；所述第六晶体管耦接在所述下拉节点与第三电源电压端之间；所述第六晶体管的栅极耦接到所述上拉节点；所述第六晶体管的第一电极耦接到所述第三电源电压端；所述第六晶体管的第二电极耦接到所述下拉节点；所述第八晶体管耦接在所述下拉控制节点和所述第三电源电压端之间；所述第八晶体管的栅极耦接到所述上拉节点；所述第八晶体管的第一电极耦接到所述第三电源电压端；以及所述第八晶体管的第二电极耦接到所述下拉控制节点。

18、可选地，第三子电路包括第十晶体管和第十一晶体管；所述第十晶体管耦接在所述上拉节点与第三电源电压端之间；所述第十晶体管的栅极耦接到所述下拉节点；所述第十晶体管的第一电极耦接到所述第三电源电压端；所述第十晶体管的第二电极耦接到所述上拉节点；所述第十一晶体管耦接在所述输出端和所述第三电源电压端之间；所述第十一晶体管的栅极耦接到所述下拉节点；所述第十一晶体管的第一电极耦接到所述第三电源电压端；以及所述第十一晶体管的第二电极耦接到所述输出端。

19、可选地，第四子电路包括第三晶体管、第四晶体管、第七晶体管、以及电容器；所述第三晶体管耦接在所述输出端和第一时钟信号端之间；所述第三晶体管的栅极耦接到所述上拉节点；所述第三晶体管的第一电极耦接到所述第一时钟信号端；所述第三晶体管的第二电极耦接到所述输出端；所述第四晶体管耦接在所述上拉节点与第三电源电压端之间；所述第四晶体管的栅极耦接到开始信号端；所述第四晶体管的第一电极耦接到所述第三电源电压端；所述第四晶体管的第二电极耦接到所述上拉节点；所述第七晶体管耦接在所述输出端和所述第三电源电压端之间；所述第七晶体管的栅极耦接到第二电压信号端；所述第七晶体管的第一电极耦接到所述第三电源电压端；所述第七晶体管的第二电极耦接到所述输出端；所述电容器耦接于所述输出端与所述上拉节点之间；所述电容器的第一电极耦接到所述上拉节点；以及所述电容器的第二电极耦接到所述输出端；其中，在消隐时间段期间，从第二电压信号端输入的第二电压信号处于第一电平，以导通所述第七晶体管；以及提供给第三电源电压端的处于第二电平的所述第三电源电压信号通过所述第七晶体管到达所述输出端，以复位所述扫描电路。

20、在另一方面，本公开提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的扫描电路，以及包括多个发光元件的显示面板。