电子封装件及其制法的制作方法

本发明有关一种电子封装结构，特别涉及一种适用于感应信号的电子封装件。

背景技术：

随着电子产业的发达，目前应用感测器元件或相机镜头的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术也随之开发出不同的封装形态。

目前许多感测芯片，如led(lightemittingdiode)、mems(micro-electro-mechanicalsystems)、cmos(complementarymetal-oxide-semiconductor)，需要凹槽(cavity)空间进行作动或保护，其封装方式以焊接金线/铜线或以覆晶(flipchip)方式配置于承载基板上。一般工艺步骤如下：首先，将芯片设于承载基板上或承载基板的凹槽中，以覆晶方式或点胶贴合芯片的方式。接着，焊接金线以电性连接该芯片与该承载基板(覆晶方式省略此步骤)，特别是mems型芯片，其因需要作动空间，该种芯片多采用焊接金线以电性连接该承载基板。之后，将壳盖(cap)覆盖于该芯片上以保护芯片并提供芯片作动空间，或形成透明胶体保护芯片，其中，led型芯片大多以透明胶体进行保护，而mems型芯片需以壳盖进行保护并提供芯片作动空间。

图1a为传统感测封装件1a的剖面示意图。如图1a所示，该感测封装件1a包括：一封装基板10a、一mems型感测芯片14、一盖件19a。所述的封装基板10a包含有线路层11。所述的感测芯片14通过胶材结合于该封装基板10a上侧，并通过多个金线140电性连接该封装基板10a。所述的盖件19a通过支撑脚190架设于该封装基板10a上并遮盖该感测芯片14上方。

然而，于该传统感测封装件1a中，采用焊接该金线140的方式所发生的缺点如下：

第一、该感测芯片14于打线上件后，以取放(pickandplace)方式在该感测芯片14上增加保护用的盖件19a，此取放方式于量产工艺时，需逐一进行该盖件19a的上件作业，也就是一次安装步骤仅能设置一个盖件19a于该封装基板10a上，致使量产工艺的时间冗长而大幅提高生产成本且生产效率极差。

第二、于该感测芯片14上焊接该金线140，不仅工艺速度慢，且于大面积作业时，该封装基板10a的线路层11因等待时间过长而容易发生氧化或污染。

第三、该mems型感测封装件1a中欲增加其它芯片，如特殊应用集成电路(application-specificintegratedcircuit，简称asic)型功能芯片，以进行模块化，因无法缩减该金线140的占用面积，而势必需增加该封装基板10a的板面面积，致使最终电子产品的整体面积及封装体积无法有效缩减。

为了解决上述问题，遂有应用半导体基材的硅穿孔(throughsiliconvia，简称tsv)技术进行封装。

如图1b所示，该传统感测封装件1b的制法先以蚀刻晶圆或玻璃的方式制作一整版面盖件19b，再以晶圆结合(waferbonding)方式将一整版面mems型感测芯片14组合至该整版面盖件19b上，再进行切单(如图所示的切割路径l)以获取多个感测封装件1b，其中，该感测芯片14需以硅穿孔(throughsiliconvia，简称tsv)工艺制作导电硅穿孔100b，以作为电性接点(i/o)。据此，因无需进行打线工艺而能缩减该感测封装件1b的整体厚度。

然而，该传统感测封装件1b中，因制作该导电硅穿孔100b的成本昂贵、整合难度高、技术难度高及工艺冗长，致使制作成本大幅提高。

或者，相较于图1a的工艺，也可采用具凹部的基板进行封装，如图1c所示。具体地，该传统感测封装件1c的制法先将该感测芯片14通过胶材贴设于一封装基板10c的凹槽结构100中，并通过多个金线140电性连接该封装基板10c与该感测芯片14，再以玻璃或其它材料的盖件19c覆盖于该封装基板10c上以封盖该凹槽结构100而进行空腔的保护。

然而，因需制作该凹槽结构100，致使该封装基板10c的制作时间冗长且成本提高。

此外，该感测芯片14于打线上件后，以取放(pickandplace)方式在该感测芯片14上增加该盖件19c，此取放方式于量产工艺时，需逐一进行该盖件19c的上件作业，也就是一次安装步骤仅能设置一个盖件19c于该封装基板10c上，致使量产工艺的时间冗长而大幅提高生产成本，且生产效率极差。

亦或，相较于图1a的工艺，也可采用堆叠封装(packageonpackage，简称pop)方式，如图1d所示。具体地，该传统感测封装件1d的制法先将该感测芯片14通过多个导电凸块141以覆晶(flipchip)方式设于该封装基板10a上，并以玻璃胶等底胶材17密封所述导电凸块141，再将另一封装基板10d通过多个焊球15叠加在该封装基板10a上以形成空腔而保护该感测芯片14。

然而，该传统感测封装件1d中，因需两次上件作业(即设置该感测芯片14与该另一封装基板10d)，致使流程冗长，且仅利用所述焊球15围绕于该感测芯片14的周围，致使产品密封性差，并因所述焊球15于回焊后的高度容易改变，致使该感测封装件1d的厚度难以精准控制。

因此，如何克服上述传统技术的种种问题，实已成为目前业界亟待克服的难题。

技术实现要素：

鉴于上述传统技术的种种缺失，本发明提供一种电子封装件及其制法，能降低制作成本及提升生产效率。

本发明的电子封装件的制法，包括：形成线路层于一呈透光状的承载基板上；形成密封体于该承载基板与该线路层上；设置至少一具有感应部的电子元件于该密封体上，使该电子元件、密封体、线路层与该承载基板形成一密封腔体，以令该感应部与该承载基板分别位于该密封腔体的相对两侧；以及形成封装层于该承载基板上以包覆该电子元件与该密封体。

本发明还提供一种电子封装件，包括：承载基板，其呈透光状；线路层，其设于该承载基板上；密封体，其设于该承载基板与该线路层上；具有感应部的电子元件，其设于该密封体上，使该电子元件、密封体、线路层与该承载基板之间形成一密封腔体，以令该感应部与该承载基板分别位于该密封腔体的相对两侧；以及封装层，其形成于该承载基板上以包覆该电子元件与该密封体。

前述的电子封装件及其制法中，该密封体为非导电体。

前述的电子封装件及其制法中，该电子元件通过导电元件设于该线路层上，且该导电元件位于该密封腔体中。例如，该导电元件包含结合该线路层的导电柱及设于该导电柱上的导电层。

前述的电子封装件及其制法中，该封装层中形成有至少一电性连接该线路层的导电结构。例如，该封装层上形成有至少一电性连接该导电结构的线路结构。或者，该导电结构为导电柱形式或导电穿孔形式。

前述的电子封装件及其制法中，该封装层未形成于该密封腔体中。

前述的电子封装件及其制法中，还包括设置功能芯片于该封装层上。

由上可知，本发明的电子封装件及其制法，主要通过先于该透光状承载基板直接形成线路层，再以密封体与导电元件进行该电子元件的贴合与密封作业，之后进行封装层、导电结构与线路结构等作业，故本发明具有如下优点：

第一、于后续工艺无需使用传统如玻璃板或铁壳的盖板结构，故能降低制作成本，且能降低该电子封装件的整体厚度，以及有效提高生产效率。

第二、免用打线工艺，因而缩小该电子封装件的封装体积与面积。

第三、可将多颗芯片直接封装于一承载基板上，以达到模块化的效果，且同时降低后续电子产品的体积。

第四、通过该导电结构取代传统导电硅穿孔，因而无需进行成本高、整合难度高及技术难度高的tsv工艺，故能有效降低制作成本。

附图说明

图1a为传统感测封装件的剖面示意图；

图1b为传统感测封装件的剖面示意图；

图1c为传统感测封装件的剖面示意图；

图1d为传统感测封装件的剖面示意图；

图2a至图2f为本发明的电子封装件的制法的第一实施例的剖视示意图；其中，图2c’为图2c的局部上视图；

图2g为图2f的后续应用；以及

图3a至图3d为本发明的电子封装件的制法的第二实施例的剖视示意图。

附图标记说明：

1a、1b、1c、1d感测封装件10a、10c、10d封装基板

100凹槽结构100b导电硅穿孔

11、21线路层14感测芯片

140金线141、280导电凸块

15焊球17底胶材

19a、19b、19c盖件190支撑脚

2、3电子封装件20承载基板

21线路层21a导电迹线

210电性接触垫211外接垫

22密封体23导电元件

230导电柱231导电层

24电子元件24a作用面

24b非作用面240电极垫

25、35导电结构25a端面

26封装层26a第一表面

26b第二表面260穿孔

27、37线路结构28功能芯片

a感应部l切割路径

s密封腔体t间隙。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及技术效果。

须知，本说明书的说明书附图所示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的技术效果及所能实现的目之下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范围。

图2a至图2f为本发明的电子封装件2的制法的第一实施例的剖视示意图。

如图2a所示，形成一线路层21于一承载基板20上。

于本实施例中，该承载基板20为如玻璃板的透光板材或其它合适的介层板材。

此外，该线路层21具有多个导电迹线21a、位于该导电迹线21a相对两端处的电性接触垫210与外接垫211。

如图2b所示，形成一密封体22于该承载基板20与该线路层21上。

于本实施例中，该密封体22为非导电体，如玻璃胶或其它密封材质的绝缘材，其呈现环圈状。例如，该密封体22大致形成于该承载基板20上，而部分覆盖于该线路层21的导电迹线21a上。

此外，形成多个导电元件23于该线路层21的电性接触垫210上。例如，可先形成导电柱230于该电性接触垫210上，再形成导电层231于该导电柱230上，使该导电柱230与该导电层231组成块状导电元件23。具体地，该导电柱230为铜柱或其它金属柱，且该导电层231为以印刷方式形成的锡膏或铜膏。应可理解地，该导电元件23可依需求制作成各种实施方式，如焊锡凸块、铜凸块等，并不限于上述。

如图2c及图2c’所示，设置一具有感应部a的电子元件24于导电元件23上，且该电子元件24靠合于该密封体22上，使该电子元件24、密封体22、线路层21与该承载基板20形成一密封腔体s，以令该感应部a与该承载基板20分别位于该密封腔体s的相对两侧，且所述导电元件23位于该密封腔体s中。

于本实施例中，该电子元件24为感测器元件，如led(lightemittingdiode)、mems(micro-electro-mechanicalsystems)、cmos(complementarymetal-oxide-semiconductor)或其它类形的半导体芯片结构，其具有相对的作用面24a与非作用面24b，且该作用面24a上具有该感应部a与多个电极垫240，以令该电子元件24以该作用面24a接触该密封体22，并以其电极垫240结合所述导电元件23，使该电子元件24通过所述导电元件23电性连接该线路层21。

此外，该感应部a配置有光感构造或指纹识别构造。

又，该电子元件24大致呈矩形，且该密封体22对应该电子元件24的侧面轮廓而呈现矩形。

如图2d所示，形成至少一导电结构25于该线路层21的外接垫211上，且该导电结构25电性连接该线路层21。

于本实施例中，该导电结构25为导电柱形式，例如，于该线路层21上电镀形成多个铜柱以作为该导电结构25。应可理解地，有关导电柱的制作方式繁多，并不限于上述。

如图2e所示，形成一封装层26于该承载基板20上以包覆该导电结构25、该电子元件24与该密封体22。

于本实施例中，该封装层26未形成于该密封腔体s中，且该导电结构25埋设于该封装层26中。

此外，该封装层26具有相对的第一表面26a与第二表面26b，该第一表面26a结合该承载基板20，且该导电结构25的端面25a外露于该第二表面26b。例如，通过研磨该封装层26的整平工艺，使该导电结构25的端面25a齐平该封装层26的第二表面26b。有关该导电结构25外露于该封装层26的方式繁多，如开孔方式，并不限于上述。

又，形成该封装层26的材质为介电材，如液状环氧树脂、膜状abf(ajinomotobuild-upfilm)、预浸材(prepreg)、环氧模压树脂(epoxymoldingcompound，简称emc)或感光型树脂等，但不限于上述。

如图2f所示，形成一线路结构27于该封装层26的第二表面26b上，且该线路结构27电性连接该导电结构25。

于本实施例中，该线路结构27为单一布线层，但可依需求形成多层布线层的形式，如增层线路，故该线路结构27的形式并无特别限制。

此外，于后续工艺中，可依需求通过多个导电凸块280设置如特殊应用集成电路(application-specificintegratedcircuit，简称asic)型的功能芯片28于该线路结构27上，如图2g所示。

图3a至图3d为本发明的电子封装件3的制法的第二实施例的剖视示意图。本实施例与第一实施例的差异在于导电结构的工艺，其它工艺大致相同，故以下不再赘述相同处。

如图3a所示，完成图2c所示的工艺。

如图3b所示，形成一封装层26于该承载基板20上以包覆该电子元件24与该密封体22。

于本实施例中，该封装层26具有相对的第一表面26a与第二表面26b，该第一表面26a结合该承载基板20。

如图3c所示，形成多个穿孔260于该封装层26的第二表面26b上，以令该线路层的外接垫外露于所述穿孔260。

于本实施例中，采用激光方式形成所述穿孔260。应可理解地，有关穿孔260的制作方式繁多，并不限于上述。

如图3d所示，形成至少一导电结构35于所述穿孔260中的外接垫211上，且形成一线路结构37于该封装层26的第二表面26b上，使该线路结构37通过该导电结构35电性连接该线路层21。

于本实施例中，该导电结构35为导电穿孔形式，例如，于该线路结构37与该导电结构35一并以电镀方式形成。应可理解地，有关导电穿孔的制作方式繁多，并不限于上述。

本发明的电子封装件2、3，包括：一承载件20、一线路层21、一密封体22、一具有感应部a的电子元件24以及一封装层26。

所述的线路层21设于该承载基板20上。

所述的密封体22设于该承载基板20与该线路层21上。

所述的电子元件24设于该密封体22上，使该电子元件24、密封体22、线路层21与该承载基板20之间形成一密封腔体s，以令该感应部a与该承载基板20分别位于该密封腔体s的相对两侧。

所述的封装层26设于该承载基板20上以包覆该电子元件24与该密封体22。

于一实施例中，该承载基板20为透光板材。

于一实施例中，该密封体22为非导电体。

于一实施例中，该电子元件24通过多个导电元件23电性连接该线路层21上，且该导电元件23位于该密封腔体s中。例如，该导电元件23包含结合该线路层21的导电柱230及至少一设于该导电柱230上的导电层231。

于一实施例中，该封装层26中形成有至少一电性连接该线路层21的导电结构25、35。例如，该封装层26上形成有至少一电性连接该导电结构25、35的线路结构27、37。或者，该导电结构25、35为导电柱形式或导电穿孔形式。

于一实施例中，该封装层26未形成于该密封腔体s中。

于一实施例中，该电子封装件2还包括设于该封装层26上的功能芯片28。

综上所述，本发明的电子封装件的制法及其结构，通过先于该透光状承载基板20直接形成线路层21，再以密封体22与导电元件23进行该电子元件24的贴合与密封作业，的后进行封装层26、导电结构25、35与线路结构27、37等作业，故本发明具有如下优点：

第一、于后续工艺无需使用传统盖件结构，故能降低制作成本，且能降低该电子封装件的整体厚度，以及有效提升生产效率。

第二、免用打线工艺，因而缩小该电子封装件2、3的封装体积。

第三、可将多颗芯片直接封装于一承载基板20上，以达到模块化的效果，且同时降低后续电子产品的体积。如图2g所示，可直接配合asic型功能芯片28进行模块化封装，以降低整体封装结构的厚度。

第四、通过该导电结构25、35取代传统导电硅穿孔，因而无需进行成本高、整合难度高及技术难度高的tsv工艺，故能有效降低制作成本。

第五、相较于图1a的该传统感测封装件，本发明利用该承载基板20上的线路层21作为电性导通路径，以降低结构厚度，且于量产工艺时，该承载基板20不需逐一放置封装盖件19a，因而能简化制作流程及提升效率。

第六、相较于图1b的该传统感测封装件，本发明无需进行tsv作业与晶圆结合(waferbonding)作业等半导体工艺，因而能大幅降低产品成本并可同时达到相同的高密闭性封装效果，并以该承载基板20取代该盖件19b，不仅可作为双面导通结构的电性导通路径，且成本更低(因为不需耗费时间与成本来预先蚀刻制作具凹孔的盖件19b)。

第七、相较于图1c的该传统感测封装件，本发明的承载基板20不需制作凹槽结构，且不需逐一置放传统盖件19c，并于封装过程中通过该密封体22与封装层26自然形成密封腔体s，故能降低产品成本。此外，该承载基板20可作为双面导通结构的电性导通路径与双面上件的其中一侧结构。

第八、相较于图1d的该传统感测封装件，本发明由该密封体22与封装层26所形成的密封腔体s的密封性较佳，且不需逐一进行该传统封装基板10d的上件作业，因而能缩短工艺流程有效提升生产效率。此外，本发明通过该导电结构25、35的设计以避免如图1d所示的焊球15于封装过程中会发生变形，因而能有效精准控制产品厚度，且能提高该功能芯片28的对位精度。

上述实施例仅用以例示性说明本发明的原理及其技术效果，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的构思及范围下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。