封装方法及相关的封装结构与流程

封装方法及相关的封装结构1.分案申请的相关信息2.本技术是申请日为2015年12月31日、申请号为“201610945347.2”、发明名称为“封装方法及相关的封装结构”的发明专利申请的分案申请。技术领域3.本发明的实施例涉及一种封装方法及相关的封装结构。背景技术：4.在微机电系统(mems)与微电子领域中，时常需要将晶片接合在一起，用以于真空空腔或是具有受控气压的凹物中封装结构。此结构可必须能操作非常长的时间，最经常为数十年。理想是还可经由密封而在晶片之间提供电连接。5.当然绝对需要将晶片处理/接合在一起并且提供所述空腔的实际密合的接点(joint)会提供足够好的密封，不会随时间而退化。然而，随着现代半导体结构越来越精巧，整体热预算紧缩，因而现有的共晶接合材料的接合温度变得令人无法接受。特别地，在共晶接合工艺过程中所施加的处理力还随着高级工艺的演进而降低，所述高级工艺例如memd结构。6.因此，半导体制造产业迫切需要新的接合机制以满足上述问题。技术实现要素：7.本发明的一些实施例提供一种封装方法，其包含提供第一半导体衬底；在所述第一半导体衬底上形成接合区，其中所述第一半导体衬底的所述接合区包括第一接合金属层以及第二接合金属层；提供半导体衬底，其具有接合区，其中所述第二半导体衬底的所述接合区包括第三接合金属层；以及通过使所述第一半导体衬底的所述接合区接触所述第二半导体衬底的所述接合区，将所述第一半导体衬底接合到所述第二半导体衬底；其中所述第一与第三接合金属层包括铜(cu)，且所述第二接合金属层包括锡(sn)。8.本发明的一些实施例提供一种封装方法，其包含提供第一半导体衬底；在所述第一半导体衬底上形成接合区，其中所述第一半导体衬底的所述接合区包括第一接合金属层；提供第二半导体衬底，其具有接合区，其中所述第二半导体衬底的所述接合区包括第二接合金属层；通过使用辅助接合金属，接合所述第一半导体衬底的所述接合区与所述第二半导体衬底的所述接合区；以及施加按压力，其为每单位面积约1mpa到约2mpa或以下，以使所述第一与第二半导体衬底向彼此按压。9.本发明的一些实施例提供一种封装结构，其包含第一半导体衬底，其上具有第一接合区；以及第二半导体衬底，其上具有第二接合区；其中所述第一接合区接合所述第二接合区，且所述第一与第二接合区之间的接合界面包括cu3sn。附图说明10.为协助读者达到最佳理解效果，建议在阅读本发明时同时参考附件图示及其详细文字叙述说明。请注意，为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。11.图1到11为说明制造cmos‑mems装置结构的处理步骤的一系列剖面图。具体实施方式12.本发明提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定零组件与布置的范例。请注意，提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包含某些实施例，其中第一特征与第二特征直接接触，而叙述中也可能包含其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。此外，本发明中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与配置之间的关联性。13.另外，本发明在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图示中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图示中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本发明所使用的这些空间相关叙述可以同样方式加以解释。14.尽管提出本发明的广范围的数值范围与参数为近似值，在特定范例中的所提出的数值仍尽可能精准。然而，任何数值固然含有某些误差，这必然是来自于个别测试测量所得到的标准偏差。再者，在本文中，“约”字通常指给定值或范围的10％、5％、1％或0.5％以内。或者，所属领域的一般技术人员考量时，“约”字指平均值的可接受的标准误差。除了在操作/工作范例中，或是除非特别声明，例如本文所揭示的材料的量、时间期间、温度、操作条件、量的比例以及类似者，所有数值范围、量、值以及百分比应可理解为受到“约”字的修饰。据此，除非有相反的指示，否则本发明与所附权利要求书中所提出的数值参数皆为近似值，可视需要而发生变化。至少，应根据报告的有效位数以及应用一般的舍入技术解读各个数值参数。本文所表示的范围是从一端点到另一端点或是在两个端点之间。除非特别声明，否则本文所揭示的所有范围都包括端点。15.本发明一般涉及接合，特别是共晶接合(eutectic bonding)。以下说明的呈现使得所述领域的一般技术人员可制造并且使用本发明，以及以下说明是以专利申请的内文及其需求而提供。所述领域的一般技术人员可轻易理解较佳实施例与本文所述的通用原理与特征的各种修饰。因此，本发明不受限于所示的实施例，而是根据与本文所述的原理与特征相符的最广范围。16.在所述的实施例中，微机电系统(mems)指使用半导体类工艺所制造的一类结构或装置并且具有机械特性，例如移动或变形的能力。mems通常但非总是与电子信号交互作用。mems装置包括但不限于陀螺仪、加速度计、地磁仪(magnetometer)、压力感应器以及射频元件。在一些实施例中，mems装置结构可包括多个上述mems装置。含有mems装置或mems装置结构的硅晶片指mems晶片。17.在所述的实施例中，mems装置可指实施作为微机电系统的半导体装置。mems装置结构可指与多个mems装置的组合相关的任何特征。工程绝缘体上硅(engineered silicon‑on‑insulator，esoi)可指soi晶片具有空腔(cavities)于硅装置层或衬底之下。覆盖(cap)或处理(handle)晶片典型指较厚的衬底，作为绝缘体上硅晶片中较薄的硅感应衬底的载体。覆盖或处理衬底以及覆盖或处理晶片可相互交换。在所述的实施例中，空腔可指衬底晶片中的开口或是凹部，以及封闭空间(enclosure)可指完全被包围的空间。18.为了更详细描述本发明的特征，揭示设备与制造方法，达成具有包括改善的接合温度与接合过程中所施加的处理力的特征的mems装置。19.图1到11为根据本发明的实施例说明制造mems装置组合或mems装置的工艺步骤的剖面图。在图1中，感应衬底104与覆盖衬底101以薄介电膜103置于其间而接合在一起，形成esoi衬底102。请注意，在本发明的例示实施例中，感应衬底104与覆盖衬底101是在相对高的处理温度通过熔融接合而接合在一起，使得在密封mems结构的空腔之前，从所述介电材料进一步完全移除化学物质。在接合过程中，所述两个衬底进行退火，其减少空腔形成工艺过程中化学物质的排放。相较于金属接合，由于较高的接合比例，通过熔融接合所接合的mems结构具有更强的机械强度。此外，熔融接合使得在mems结构中形成贯穿衬底通路(tsv)而不减少产量。然而，本发明的概念不以此为限。所属领域的一般技术人员可理解有许多变化、修饰以及替代。本发明的概念还可应用于一些实施例中其它形式的mems装置组合。20.薄介电膜103包括例如氧化硅或其它绝缘层的材料。沿着覆盖衬底101的表面，定义所要的尺寸的多个空腔112并且例如经由蚀刻而进行图案化，但此并非本发明的限制。所述领域的一般技术人员可理解有许多变化、修饰以及替代。使用多个空腔112，以容纳所要制造的mems装置的相邻可动质量块。根据mems装置的可动质量块与/或所要的性能，决定各个空腔112的尺寸。在一些实施例中，各个空腔112与其它空腔可为不同深度或大小。21.而后，使用研磨与/或其它薄化工艺，薄化感应衬底104，达到所要的厚度，如图2所示。可使用现有的薄化技术，如化学机械抛光(cmp)与/或反应性离子蚀刻(rie)，以达到所要的厚度。可使用合适的研磨与抛光设备用于所述薄化工艺。所属领域的一般技术人员可理解有许多变化、修饰以及替换。在一些实施例中，蚀刻停止层集成于感应衬底104中，以便于薄化工艺的精准控制。所述领域的一般技术人员可理解有许多变化、修饰以及替换。22.参阅图3，而后，在感应衬底104上，沉积金属层302。在此实施例中，金属层302包括铜(cu)层。特别地，金属层302包括薄钛(ti)层于所述cu层之下。在一些实施例中，使用电镀、物理气相沉积(pvd)或化学气相沉积(cvd)，沉积所述金属层302。所述领域的一般技术人员可理解有许多变化、修饰以及替换。参阅图4，而后，在金属层302上，沉积不同于金属层302的另一金属层304。在此实施例中，金属层304包括锡(sn)层。在一些实施例中，使用电镀、物理气相沉积(pvd)或化学气相沉积(cvd)，沉积金属层304。所述领域的一般技术人员可理解有许多变化、修饰、以及替换。23.根据所要生产的mems的结构，图5所示的下一步骤为图案化且蚀刻金属层302与304。作为图案化和蚀刻操作的结果，形成多个接合区402'与404'用于以下步骤中的接合，例如例示实施例中所使用的共晶接合。特别地，各个接合区402'包括金属层402与406；以及各个接合区404'包括金属层404与408，其中金属层406与408被视为在接合操作过程中的辅助接合金属层以形成共晶接合。24.为了清楚起见，此工艺流程中未绘示光刻蚀刻工艺，其中在金属层304上沉积光阻层并且图案化以形成蚀刻掩模。在光刻蚀刻工艺过程中，可严格控制蚀刻掩模的尺寸，并且可由任何合适的材料形成所述蚀刻掩模，所述合适的材料为可抵抗用于蚀刻金属层的蚀刻工艺。在一些实施例中，使用氮化硅(si3n4)的蚀刻掩模。在一些实施例中，光阻层可作为蚀刻掩模。所属领域的一般技术人员可理解有许多变化、修饰以及替换。虽然图5说明一维剖面图，然而对于所属领域的技术人员来说，明显的是在金属层302与304中形成所要的几何的二维图案。在一些实施例中，接合区402'与404'可进一步包含镍(ni)、锗(ge)、铝(al)。在其它实施例中，可使用其它材料用于所述接合区，所述其它材料例如金(au)、铟(in)或具有良好黏着下层与改善的湿润能力的其它焊料。25.对于感应衬底104选择性进行第一浅空腔蚀刻。在所述第一浅空腔蚀刻过程中，形成浅空腔，达到从图5的所述感应衬底104的表面所测量的某深度。在第一浅空腔蚀刻之后，留下从感应衬底104的蚀刻表面突出的多个第一步骤接合突起502与504，如图6所示。更具体来说，多个第一步骤接合突起502与504位于接合区402'与404'之下。多个第一步骤接合突起502与504携载传导的接合区402'与404'以形成堆迭结构。在例示实施例中，多个第一步骤接合突起502与504的宽度可实质等于接合区402'与404'或是比接合区402'与404'宽。多个第一步骤接合突起502与504的侧壁可为垂直的或锥形的。所属领域的一般技术人员可理解有许多变化、修饰以及替换。26.而后，将感应衬底104图案化与蚀刻以形成图7所示的感应衬底。感应衬底包括质量块(proof‑mass)、平衡或不平衡的、由至少一弹簧或弹性装置所中止，并且在x‑、y‑与z‑方向其中之一个方向上自由移动，具有至少一电极包埋在所述至少一弹簧或弹性装置中。所述至少一弹簧或弹性装置附接到支撑结构，其附接到感应衬底104。所述质量块、支撑结构以及至少一电极是制造于相同的半导体层中成为驱动/感应电路。在一些实施例中，所述至少一弹簧或弹性装置与支撑结构形成支撑网路。由支撑网路中止的质量块于任何方向自由移动。mems电容感应或产生质量块于任何方向的移动。在一些实施例中，所述方向可包括沿着x‑、y‑与z‑方向至少其中之一的方向。27.在一些实施例中，用于形成感应衬底的图案化与蚀刻技术可依照mems装置的形式而发生变化。例如，mems加速度计的图案化与蚀刻不同于mems陀螺仪的图案化与蚀刻。可使用现有的蚀刻技术，如非等向性蚀刻、rie或类似者。在一些实施例中，感应衬底104的厚度可变化为沿着感应衬底的长度的位置的函数，其中沿着与衬底的厚度正交的方向定义所述长度。例如，感应衬底104可于一端具有第一厚度、于中心具有第二厚度以及于另一端具有第三厚度。28.接着，如图8a所示，预先清理esoi衬底102与互补金属氧化物半导体(cmos)晶片106，而后在共晶接合之间对齐。在本发明中，cmos晶片可称为cmos衬底。cmos晶片106可包括衬底812。衬底812可包含半导体材料，例如硅，然而，可使用其它半导体材料。在衬底812的表面，形成多个cmos装置814(例如电晶体)。再者，形成互连结构816，以电耦合到cmos装置814。互连结构816可包括介电层，其进一步包括低介电常数介电层、非低介电常数介电层，例如钝化层，以及类似物。在介电层中形成金属线与通路，其可由铜、铝及其组合而形成。29.图案化互连结构816的顶部介电层810，以及在顶部介电层810中形成多个开口，其包括对应于接合区402'与404'的开口802与804。因此，暴露接合区806与808。相较于cmos衬底106的多个接合区806与808的接合材料，介电层810具有不同的熔化特性。在例示实施例中，接合区806与808包括cu层。特别地，接合区806与808进一步包括薄ti层于所述cu层之下。然而，此非本发明的限制。30.在一些其它的实施例中，在接合区806与808上进一步形成不同于接合区806与808的接合材料的另一金属层用于共晶接合。在接合区806与808上形成的金属层包括与金属层406及408相同的金属。实施例如图8b所示，其中金属层406'与408'分别电镀到接合区806与808上。在另一些其它实施例中，相同或类似于图8b，在接合区806与808上进一步形成不同于接合区806与808的接合材料的另一金属层用于共晶接合，但省略图8b的金属层406与408。实施例是如图8c所示，其中sn层406'与408'分别电镀到接合区806与808上，以及感应衬底104的接合区仅包括金属层402与404。31.此后，esoi衬底102的接合区402'与404'(或图8c的金属层402与404)是经由cmos晶片106的开口802与804而接触接合区806与808。在接合过程中，加热esoi衬底102与cmos晶片106，以及当温度升高时，施加工艺力以使esoi衬底102与cmos晶片106压向彼此。换言之，esoi衬底102与cmos晶片106之间的接合界面受热与按压力，以回焊包含于cmos晶片106的接合区402'与404'(或图8c的金属层402与404)以及对应接合区806与808(图8b与8c的金属层406'与408')中的金属。所述按压力施加在esoi衬底102上对抗cmos晶片106，以及/或施加在cmos晶片106上对抗esoi衬底102，因而产生密封。32.金属的回焊造成熔融接合结构，其在esoi衬底102与cmos晶片106之间提供欧姆接触。在例示实施例中，esoi衬底与cmos晶片106之间的接合包括cu‑sn共晶接合。这排除在感应衬底与cmos晶片106之间提供信号的个别电路径的需要。共晶反应是在向图中的三重点，其中固体合金混合物直接转型为液相。cu‑sn接合的共晶熔化温度为约231摄氏度，为了确保cu‑sn的适当或足够的共晶反应，共晶接合工艺过程中提供的接合温度可高于所述共晶温度。在此实施例中，共晶接合工艺过程中所提供的接合温度范围可为从约240摄氏度到约300摄氏度，每单位面积的按压力为约1mpa到约2mp或以下。然而，此非本发明的限制。33.相较于现存的共晶接合，所揭示的cu‑sn共晶接合具有较低的接合温度，以及通过使用cu‑sn共晶接合的较低的接合按压力。特别地，一些现存的共晶接合包括au‑in接合、au‑sn接合、au‑ge接合、au‑si接合以及al‑ge接合，其中au‑sn接合、au‑ge接合、au‑si接合以及al‑ge接合都需要高接合温度。au‑sn接合具有约280摄氏度的共晶熔化温度，并且需要的接合温度范围为约280摄氏度到约310摄氏度。au‑ge接合具有约361摄氏度的共晶熔化温度，并且需要的接合温度范围为约380摄氏度到约400摄氏度。au‑si接合具有约363摄氏度的共晶熔化温度，并且需要的接合温度范围为约390摄氏度到约415摄氏度。al‑ge接合具有约419摄氏度的共晶熔化温度，并且需要的接合温度范围为约430摄氏度到约450摄氏度。34.虽然au‑in接合的共晶熔化温度为约156摄氏度，并且需要的接合温度范围为约180摄氏度到约210摄氏度，其不高于所揭示的cu‑sn接合。然而，au‑in接合被视为与标准的cmos工艺不相容。再者，au‑in接合、au‑sn接合、au‑ge接合、au‑si接合以及al‑ge接合都具有按压力高于每单位面积约10mpa，当技术收缩时，其变得不适用。35.在冷却之后，形成微结构，如图9所示，其为稳固且密封的。共晶金属组合物作为密封材料具有一些好处，包括正确沉积且定义金属于所要的图案中的能力、表面偏差的耐受性、粗糙度与颗粒，加上金属固有的密封性与传导性。由于封装内的装置的机械与电性功能典型依赖关键的环境控制，因而密封性，即容器或封装的气密程度，对于mems封装是有用的。封装内部的气压变化可造成性能偏移或甚至装置的整体故障。36.关于图8a所架构的实施例，通过金属层406及金属层402与806的至少一部分形成图9的合金1006；以及同样地，通过金属层408与金属层404及808的至少一部分形成合金1008。关于图8b所架构的实施例，通过金属层406、406'与金属层402及806的至少一部分形成图9的合金1006；以及同样地，通过金属层408、408'与金属层404及808的至少一部分形成合金1008。关于图8c所架构的实施例，通过金属层406'与金属层402及806至少一部分形成图9的合金1006；以及同样地，通过金属层408'与金属层404及808的至少一部分形成合金1008。特别地，金属层406、408、406'与408'是与上方或下方金属层402、404、802与804实质完全反应。37.在例示实施例中，合金1006与1008包括cu3sn。在接合之后，残留一些未反应的cu是可接受的。然而，在接合之后残留任何未反应的sn是不理想的，因为sn比cu与cu3sn更不安定。为了完全消耗金属层406、408、406'与408'中的sn，可根据在金属层406、408、406'与408'上方或下方的金属层402、404、802与804的厚度，预先决定金属层406、408、406'与408'的厚度。38.在后续步骤中，进行垫开口步骤(pad opening step)。例如，在蚀刻步骤或磨开步骤中，移除覆盖衬底101的部分902与904，如图10所示。所得到的结构是如图11所示。因此，cmos衬底106中的接垫1002与1004不再受到esoi衬底102的覆盖。接垫1002与1004是从cmos衬底106暴露，以接收外部接合或打线。在一些实施例中，所述蚀刻为非等向性蚀刻，因而图11的覆盖衬底101的边缘基本上是直的。或者，通过磨开步骤可移除部分902与904，其中使用研磨轮或刀清除部分902与904。在一些实施例中，在完成形成包含封装的mems装置之前，可使用研磨与/或其它薄化工艺以薄化感应衬底104，达成所要的厚度。39.本发明提供生产晶片级封装(wlp)的改善接合的方法，所述晶片级封装已广泛使用于三维(3d)ic、芯片级封装(csp)以及mems装置组合中。然而，所揭示的接合与相关方法不限于wlp或3d ic、csp以及mems装置。所揭示的接合工艺可集成到标准的cmos工艺中，因而产生简化的、低成本的解决方案。相较于现有的共晶接合，所揭示的cu‑sn共晶接合具有较低的接合温度以及通过使用cu‑sn共晶接合的较低的接合按压力。40.本发明的一些实施例系提供封装方法。所述封装方法包括提供第一半导体衬底；在所述第一半导体衬底上形成接合区，其中所述第一半导体衬底的所述接合区包括第一接合金属层与第二接合金属层；提供具有接合区的第二半导体衬底，其中所述第二半导体衬底的所述接合区包括第三接合金属层；以及通过使所述第一半导体衬底的所述接合区接触所述第二半导体衬底的所述接合区，将所述第一半导体衬底接合到所述第二半导体衬底；其中所述第一与第三接合金属层包括铜(cu)，以及所述第二接合金属层包括锡(sn)。41.本发明的一些实施例为提供封装方法。所述封装方法包括提供第一半导体衬底；在所述第一半导体衬底上形成接合区，其中所述第一半导体衬底的接合区包括第一接合金属层；提供具有接合区的第二半导体衬底，其中所述第二半导体衬底的所述接合区包括第二接合层；通过使用辅助接合金属，接合所述第一半导体衬底的所述接合区与所述第二半导体衬底的所述接合区；以及施加每单位面积约1mpa到约2mpa或以下的按压力，使得所述第一与第二半导体衬底向彼此按压。42.本发明的一些实施例为提供封装结构。所述封装结构包括具有第一接合区于其上的第一半导体衬底；以及具有第二接合区于其上的第二半导体衬底；其中所述第一接合区为接合所述第二接合区，以及所述第一与第二接合区之间的接合界面包括cu3sn。43.前述内容概述实施方式的一些特征，因而所属领域的技术人员可更加理解本发明的各方面。所属领域的技术人员应理解可轻易使用本发明作为基础，用于设计或修饰其它工艺与结构而实现与本技术案所述的实施例具有相同目的与/或达到相同优点。所属领域的技术人员还应理解此均等架构并不脱离本发明揭示内容的精神与范围，并且所属领域的技术人员可进行各种变化、取代与替换，而不脱离本发明的精神与范围。44.符号说明45.101ꢀꢀꢀ覆盖衬底46.102ꢀꢀꢀesoi衬底47.103ꢀꢀꢀ薄介电膜48.104ꢀꢀꢀ感应衬底49.106ꢀꢀꢀcmos晶片50.112ꢀꢀꢀ空腔51.302ꢀꢀꢀ金属层52.304ꢀꢀꢀ金属层53.402ꢀꢀꢀ金属层54.402'ꢀꢀ接合区55.404ꢀꢀꢀ金属层56.404'ꢀꢀ接合区57.406ꢀꢀꢀ金属层58.406'ꢀꢀ金属层59.408ꢀꢀꢀ金属层60.408'ꢀꢀ金属层61.502ꢀꢀꢀ接合突起62.504ꢀꢀꢀ接合突起63.802ꢀꢀꢀ开口64.804ꢀꢀꢀ开口65.806ꢀꢀꢀ接合区66.808ꢀꢀꢀ接合区67.810ꢀꢀꢀ顶部介电层68.812ꢀꢀꢀ衬底69.814ꢀꢀꢀcmos装置70.816ꢀꢀꢀ互连结构71.902ꢀꢀꢀ覆盖衬底的部分72.904ꢀꢀꢀ覆盖衬底的部分73.1006ꢀꢀ合金74.1008ꢀꢀ合金。