MEMS器件及其封装结构、基底结构和制造方法、滤波器及电子设备与流程

mems器件及其封装结构、基底结构和制造方法、滤波器及电子设备技术领域1.本发明的实施例涉及半导体领域，尤其涉及一种mems器件的封装结构、基底结构及其制造方法，以及一种滤波器和一种电子设备。背景技术：2.随着5g通信技术的日益发展，对通信频段的要求越来越高。传统的射频滤波器受结构和性能的限制，不能满足高频通信的要求。薄膜体声波谐振器(fbar)作为一种新型的mems器件，具有体积小、质量轻、插入损耗低、频带宽以及品质因子高等优点，很好地适应了无线通信系统的更新换代，使fbar技术成为通信领域的研究热点之一。3.fbar需要良好的密封，防止外界环境水汽等侵蚀，否则会导致频率偏移，性能下降等。4.fbar的封装可以采用封装基底，此时，导电通孔可以穿过封装基底而通过金属键合结构与功能基底上设置的fbar电连接。但是，对于导电通孔的密封存在密封不严以及尺寸过大的问题。5.图1为现有设计中的fbar等mems器件的封装结构的示意性截面图。在图1中，mems器件30设置在基底10(对应于功能基底)上，基底10上设置有作为键合金属的抵接部40，其与mems器件的电极引线20电连接。如图1所示，抵接部60上设置有密封结构(例如金属水坝)41和42，用于防止或阻挡封装及后续过程可能有的水汽进入mems器件的容纳空间从而例如接触到mems器件的电极等。6.图1中还示出了基底11(对应于封装基底)，其下侧表面设置有作为键合金属的抵接部60，该抵接部60与抵接部40键合连接。如图1所示，通孔形式的导通部80穿过基底11以及抵接部60而与抵接部40电连接。如图1所示，密封结构41和42在水平方向上设置在导通部80的两侧。7.如图1所示，利用导电通孔形式导电的导通部，具有贯穿整个基底的通孔81，以及沉积在通孔侧壁的填充金属层82以及基底表面11b的导电金属层83，金属82与抵接部40形成电连接，最终将信号导通至器件上8.因此，在图1所示的结构中，采用导通部80将信号由基底11的上表面上导通至基底11的下表面，并与基底10的上表面上的抵接部40键合形成导电的通路。但是，在实际工艺过程中，键合后的界面可能存在一些缝隙，会导致外部的水汽进入基底11与基底10之间的腔体，即容纳mems器件的容纳腔体。9.此外，为了增加密封效果，如图1所示，密封结构41和42的尺寸较大，即在水平方向上的宽度较大，从而抵接部40的宽度较大，例如在图1所示的结构中，抵接部40的尺寸需要为例如是70x80平方微米的面积，这直接增加了mems器件最终的结构尺寸，不利于mems器件的小型化。技术实现要素：10.为缓解或解决现有技术中的上述问题的至少一个方面，提出本发明。11.根据本发明的实施例的一个方面，提出了一种mems器件的封装结构，包括：12.第一基底，第一基底具有第一对置面以及与第一对置面在基底的厚度方向上相对的第一非对置面；13.第二基底，第二基底具有第二对置面以及与第二对置面在基底的厚度方向上相对的第二非对置面，第一对置面表面与第二对置面彼此对置；14.导电层，设置在第一对置面一侧，导电层包括接合层和第一抵接部，所述接合层包括面对所述第一对置面的密封界面，所述第一抵接部在所述接合层的与所述密封界面相对的表面与接合层相连接；15.第二抵接部，设置在第二对置面一侧，第一抵接部与第二抵接部彼此对置接合而电连接，第二抵接部适于与mems器件电连接，16.其中：17.所述封装结构还包括导通部，所述导通部与所述导电层电连接。18.本发明的实施例还涉及一种mems器件的基底结构，包括：19.基底，具有第一表面以及与第一表面在基底厚度方向上相对的第二表面；20.导电层，设置在第一表面一侧，所述导电层包括面对第一表面的密封界面；21.其中：22.所述基底结构还包括导通部，所述导通部与所述导电层电连接。23.本发明的实施例也涉及一种mems器件的制造方法，包括步骤：24.提供第一基底，第一基底具有第一对置面以及与第一对置面在基底的厚度方向上相对的第一非对置面，在第一对置面设置导电层，导电层包括接合层和第一抵接部，所述接合层包括面对所述第一对置面的密封界面，所述第一抵接部在所述接合层的与所述密封界面相对的表面相连接；25.提供第二基底，第二基底具有第二对置面以及与第二对置面在基底的厚度方向上相对的第二非对置面，在第二对置面设置mems器件以及第二抵接部，第一抵接部与第二抵接部适于彼此对置接合而电连接，第二抵接部适于与mems器件电连接；26.将第一抵接部与第二抵接部彼此对置接合以在第一对置面与第二对置面之间形成容纳空间，mems器件位于所述容纳空间内，27.其中，提供第一基底的步骤包括：28.形成导通部，所述导通部与所述导电层电连接。29.本发明的实施例还涉及一种mems器件，包括上述的封装结构或基底结构。30.本发明的实施例还涉及一种滤波器，包括上述的封装结构或基底结构或mems器件。31.本发明的实施例也涉及一种电子设备，包括上述的滤波器或者上述的封装结构或基底结构或mems器件。附图说明32.以下描述与附图可以更好地帮助理解本发明所公布的各种实施例中的这些和其他特点、优点，图中相同的附图标记始终表示相同的部件，其中：33.图1为现有技术中的mems器件的封装结构的截面示意图；34.图2为根据本发明的一个示例性实施例的mems器件的封装结构的截面示意图；35.图3a-3h示例性示出了图2中的封装结构的制作过程；36.图4-11为根据本发明的不同示例性实施例的mems器件的封装结构的截面示意图。具体实施方式37.下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本发明实施方式的说明旨在对本发明的总体发明构思进行解释，而不应当理解为对本发明的一种限制。发明的一部分实施例，而并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。38.首先，本发明的附图中的附图标记说明如下：39.10，11：基底，可选材料为单晶硅、氮化镓、砷化镓、蓝宝石、石英、碳化硅、金刚石等。在实施例中，设置有mems器件，例如fbar的基底为功能基底，在实施例中为10，而提供封装作用的基底为封装基底，在实施例中为11。40.11a：在图中为基底11的下表面，也是基底11与接合层71的接合面。41.11b：基底11的上表面。42.20：mems器件的电极引线，材料可选：钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金等。43.30：mems器件，例如fbar等谐振器，以及滤波器或其他的声学或射频器件，或者包括上述部件的模组等。44.40：键合金属层，对应于第二抵接部，设置在基底10的上表面，材料可选钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属或合金的薄膜或者多层膜。45.50：绝缘槽，可直接为空隙槽。46.60：键合金属，设置于第一抵接部72，材料可选钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的或合金的薄膜或者多层膜。47.70：导电层，设置在基底11的下表面。48.71：接合层，其为导电层70的一部分，适于与导通部80电连接，其可以为导电的掺杂半导体层、金属层、金属多层膜，导电化合物层等。49.72：第一抵接部，材料为金属，在接合层也为金属的情况下，第一抵接部的材料可以与接合层相同，也可以与接合层不同。50.82：填充金属层，其包括沉积在基底11孔内的金属，材料可选钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属或合金的薄膜或者多层膜。51.83：导电金属层，结构包括沉积在基底11表面11b上的金属材料可选钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属或合金的薄膜或者多层膜。52.81：孔，其贯穿基底11。53.80：导通部，其贯穿基底11而与接合层71电连接，其可以进入接合层71的一部分，导通部可以通过在通孔内填充金属82形成，填充金属的材料可选钼、钌、金、铝、镁、钨、铜，钛、铱、锇、铬或以上金属的复合或其合金等。在本发明中，导通部为导电通孔，其可以是金属实柱(即导电柱体)的形式，也可以是金属非实柱(即导电筒体)的形式。导通部80包括贯穿基底11的通孔81(例如参见图3g)以及位于通孔81内的填充金属82(例如参见图3h)，如本领域技术人员能够理解的，填充金属82与导电金属层83相通或电连接，在制作时，导电金属层83与填充金属82可以同时形成。虽然没有示出，导通部80也可以不进入到接合层而与接合层电连接(例如面接触而连接)。54.在3实施例中，导通部80包括孔81、填充金属层82和导电金属层83，但是如本领域技术人员能够理解的，在足以形成电连接的情况下，也可以不设置专门的覆盖基底11的表面11b的导电金属层83，这也在本发明的导通部80的含义之内。图2为根据本发明的一个示例性实施例的mems器件的封装结构的截面示意图。55.在图2中，mems器件30(例如fbar等)设置在基底10(对应于功能基底)的表面10a上，基底10上设置有键合金属层或第二抵接部40，其与mems器件的电极引线20电连接。如本领域技术人员能够理解的，mems器件不限于fbar等谐振器，而是如前所述，可以是滤波器、射频前端以及包括上述部件的模组等。56.图2中还示出了基底11(对应于封装基底)，其下侧表面11a设置有导电层70。在图2所示的截面图中，绝缘槽50将导电层70分割成70和71两部分，其中71与导通部80形成电连接57.如图2所示，在接合层71的下侧还有第一抵接部72。在图2所示的实施例中，第一抵接部72的外表面设置有键合金属60，如后面提及的，在第一抵接部72与第二抵接部40之间可以直接键合的情况下，也可以不设置键合金属60。在图2中，第一抵接部72与第二抵接部40彼此抵接，而键合金属60则在抵接处位于两者之间。58.如图2所示，导通部80穿过基底11而部分进入到接合层71内而与接合层71电连接。59.因此，在图2所示的结构中，采用导通部80将信号由基底11的上表面11b上导通至基底11的下表面11a的接合层71以及第一抵接部72，并与基底10的上表面上的第二抵接部40键合而形成导电的通路。60.在图2所示的示例中，导电层70可以为掺杂半导体层。可以通过离子注入的方式在基底11上形成掺杂半导体层，该掺杂半导体层为导电层。当采用掺杂半导体时，基底11与导电层70之间通过共价键相连接，具有极佳的防漏水漏气能力，因此其可靠性高。因此，在图2所示的基底11的接合面或下表面11a处或者导电层70的上表面形成了密封界面，这里，对于基于掺杂而形成的密封界面，虽然称为“界面”，但是可以认为是导电层70与基底11之间的一个层，该层为从不导电的基底11过渡到导电的导电层70之间的过渡层。61.如此，即使导通部80穿过基底11而进入到作为导电层70的一部分会经过密封界面，由于密封界面具有极好的防漏水漏气能力，即使水汽或气体从基底11的上表面11b进入到导通部80所在的通孔，也不能经由通孔进入到基底11与基底10之间的容纳空间。62.此外，在图2中，在导通部80仅仅进入了接合层71的一部分的情况下，导通部80的进入到接合层71的部分被接合层71所包围。63.通过形成密封界面，以及使得导通部穿过密封界面而与接合层71电接触，可以在实现利用导通部80导电或导通的同时，避免或减少水汽或气体经由导通部所在通孔从外部进入到mems器件所在空间。64.在图2所示的实施例中，导通部80仅进入到接合层71的一部分。不过，虽然没有示出，在导通部80与第一抵接部对准且第一抵接部72的尺寸允许导通部进入其中(此时导通部80的横截面积小于第一抵接部72的横截面积)的情况下，也允许导通部80穿过接合层71而进入到第一抵接部72中。这也在本发明的保护范围之内。65.如本发明的附图所示，导通部80的横截面积可以大于第一抵接部72的横截面积。66.如图2所示，相对于图1的结构，省略了密封结构41和42，从而大大降低了第二抵接部40的尺寸或者是第一抵接部72与第二抵接部40之间的接合面的尺寸d1。从而相对于图1所示的结构，第二抵接部40的面积可以缩小至例如400平方微米，甚至更小，或者第一抵接部与所述第二抵接部的水平方向的接合面的宽度在0.5-20μm的范围内。基于本发明的技术方案，可以使得第二抵接部的横截面积缩小到小于400平方微米。这可以降低mems器件的整体尺寸，有利于器件的小型化。在进一步的实施例中，第二抵接部40的抵接面的宽度与第一抵接部72的抵接面的宽度的差值不大于5μm。67.如本发明的附图所示，在本发明的一个实施例中，第一抵接部72与第二抵接部42的水平方向的接合面为平坦面，从而与图1中所示的设置专门的水坝结构不同，换言之，在本发明中，“接合面为平坦面”表示在第一抵接部和第二抵接部的水平抵接面并未设置用于密封的在表面设置凹陷或凸起的专门结构。68.如前所述，导电层70或接合层71与基底相接的部分与基底11之间采用共价键连接，从而形成密封性很好的密封界面。例如，基底11为硅基底，而导电层70则为p-si，具有较好的导电性，导电层70一般通过在整片本征硅上采用离子注入的方式制备，其与基底11之间通过共价键连接。69.不过，本发明不限于此。导电层70或接合层71与基底11相接的部分可以不是掺杂半导体层，还可以是金属。该金属可以与基底11的表面构成密封界面。例如，导电层70或接合层71为金属钛层，基底11为硅基底，此时金属钛层的面对基底11的表面构成密封界面。或者再如，导电层70或接合层71为金属钨层，基底11为硅基底，此时金属钨层的面对基底11的表面构成密封界面。70.导电层70或接合层71与基底11相接的部分还可以是导电化合物(例如tin，ito，以及导电氧化物薄膜等。导电化合物层的面对基底11的表面构成密封界面。71.在一个可选的实施例中，如图9所示，基底11与导电层70或接合层71之间还可以设置有介质层73，所述介质层73分别与基底11以及导电层70或接合层71粘附连接，该粘附连接为密封连接，以阻止水汽或空气进入。此时，接合层71的面与介质层73的表面构成密封界面。这里的介质层73可以增加接合层71之间的绝缘性，增强导电层70或接合层71与基底11之间的粘附性从而增加密封性能，还可以作为深硅刻蚀的阻挡层。介质层73的下表面与接合层71之间形成密封连接(对应于密封界面)，介质层73的上表面与基底11的下表面之间形成密封连接。72.如图2-7所示，在接合层71的下方连接有第一抵接部72。第一抵接部72为金属制成。第一抵接部72适于与第二抵接部40相接或键合连接。73.在以上描述中，导电层70或接合层71为单层结构，但是本发明不限于此。接合层71或导电层70可以为双层或多层结构。74.图8-9为根据本发明的不同示例性实施例的mems器件的封装结构的截面示意图。75.如图8-9所示，导电层70包括了第一层70a和第二层70b，而接合层71则包括了第一层71a和第二层71b。第一层与第二层彼此相接。第一层可以是如上所述的在例如导电层或接合层为单层时的结构，这里不再赘述。76.对于第二层，其与第一层电连接，是由金属或导电化合物或掺杂半导体形成的导电层。77.如图5-9所示，导通部80为柱体或金属实柱的形式且仅进入第一层71a的一部分而没有穿过第一层71a与第二层71b之间的界面。如此，既可以使得导通部80与第一层电连接，又可以避免空气或水汽经由导通部从第一层与第二层之间连接面进入到容纳空间内。78.如图2所示，导通部80可以为导电筒体或非金属实柱，填充金属覆盖穿过基底11和第一层71a的一部分的孔(参见3g中80所指的孔)的底壁和侧壁，从而形成由填充金属限定的导电筒体状的导通部。导通部80还可以为其他形式。例如，如图5-9所示，导通部80为导电柱体的形式。如图4所示，导通部80的上部限定有通孔，而下部则为柱体。79.如图8-9所示，在接合层71包括第一层71a和第二层71b的情况下，第一抵接部72与第二层71b相接，第一抵接部72由金属、导电化合物或掺杂半导体制成，在第二层71b为金属的情况下，其也可以是与第二层71b相同的金属。80.在封装结构包括多个导通部80的情况下，不同导通部80对应的接合层71之间需要彼此电学隔离。图2-9和11示出了绝缘槽50。如图所示，绝缘槽50自所述导电层70延伸到基底11内且围绕对应的导通部80设置。换言之，基于绝缘槽50，接合层71彼此之间相互电学隔离。81.也可以不使用绝缘槽来实现接合层71之间的彼此电学隔离，例如可以通过将导电层70图形化，使得接合层71彼此间电隔离，如图10所示。82.需要指出的是，导通部80可以与第二抵接部40对齐(例如参见图2-10)，也可以错开(例如参见图11)。如本领域技术人员能够理解的，如图11所示，在通过使得导电层70图形化的方式实现接合层71之间的彼此电学隔离的情况下，也可以使得导通部80与第二抵接部40错开布置。83.在图2-6以及8-11中，第一抵接部72与第二抵接部40之间设置有键合金属60。不过，在第一抵接部72与第二抵接部40为彼此可以相互键合的金属对时，例如金-金，或者铝-铝时，可以不使用键合金属60，如图7所示。84.在设置了键合金属60的情况下，第一抵接部72可以是金属、导电化合物或掺杂半导体。85.在本发明中，为了使得第一抵接部72的横截面积变小以进一步减少第二抵接部40的横截面积；以及为了使得用于形成导通部的孔81的位置与接合层71对齐，可以使得接合层71的横截面积大于导通部80的横截面积。接合层71的横截面积此时还可以大于第一抵接部72的横截面积。86.下面参照图3a-3h示例性说明图2中的封装结构的制作过程。87.如图3a所示，提供带有掺杂半导体层(例如为p-si)的基底11(例如为硅基底)，掺杂半导体层对应于前述的导体层70，其具有导电性，一般通过离子注入的方式制备。在图3a所示的结构中，在基底11的边界面或表面11a处，掺杂半导体层或导电层70与基底11之间通过共价键连接。基底11的与表面11a相对的表面为11b。掺杂半导体层或导电层70的面对基底11的表面构成密封界面。88.如图3b所示，利用刻蚀等工艺对掺杂半导体层或导电层70图形化，以形成第一抵接部72。89.如图3c所示，在图3b的结构的表面沉积键合用金属层，并图形化形成如图3c所示的键合金属60。90.如图3d所示，对基底以及导电掺杂半导体层或导电层70进行刻蚀以形成绝缘槽50，如图所示，绝缘槽50还穿过表面11a而进入到了基底11之内。绝缘槽50可以围绕第一抵接部72设置。如图3d所示，基于绝缘槽50，形成了前面提到的接合层71，接合层71为导电层70的一部分但是基于绝缘槽50与导电层70的其他部分电学隔离。从图3d可以看出，接合层71的宽度或横截面积大于第一抵接部72的宽度或横截面积。绝缘槽50的设置是为了使得后续的导通部80之间彼此电学隔离。91.如图3e所示，在基底10的表面10a上制备mems器件30以及与该器件的电极引脚相接的第二抵接部40。92.如图3f所示，将图3d的结构与图3e的结构对置，使得第一抵接部72与第二抵接部40键合，并通过磨片和cmp(化学机械研磨)法从基底11的表面11b的一侧将基底11的厚度减薄。93.如图3g所示，从基底11的表面11b的一侧刻蚀而形成孔81。如图3g所示，孔穿过基底11以及表面11a而部分进入到接合层71内。在图3g中，该孔的横向尺寸小于接合层71的横向尺寸。该孔的横截面积可以大于第一抵接部72的横截面积。94.如图3h所示，在基底11的表面11b一侧沉积、电镀金属，该金属填充该孔81(填充在孔81内的金属为填充金属82)以形成导通部80。并将基底11的表面11b上的金属图形化形成导电金属层83。95.基于以上，本发明也提出了一种mems器件的基底结构，包括：96.基底11，具有对置面11a以及与对置面在基底厚度方向上相对的非对置面；97.导电层(对应于附图中的导电层的一部分的接合层71)，设置在对置面一侧；98.其中：99.导电层与基底之间设置有密封层；100.所述基底结构还包括导通部80，所述导通部与所述导电层电连接。进一步的，所述导通部自非对置面穿过基底和密封层后仅进入到导电层的一部分而与导电层电连接，所述导通部穿过密封层的端部在周向方向上被导电层包围。或者进一步的，所述导通部自所述第一非对置面穿过第一基底而没有进入导电层。101.需要指出的是，在本发明中，各个数值范围，除了明确指出不包含端点值之外，除了可以为端点值，还可以为各个数值范围的中值，这些均在本发明的保护范围之内。102.在本发明中，上和下是相对于封装结构的功能基底的底面而言的，对于一个部件，其靠近该底面的一侧为下侧，远离该底面的一侧为上侧。103.在本发明中，内和外是相对于位于容纳空间内的mems器件在横向方向或者径向方向上而言的，一个部件的靠近mems器件的一侧或一端为内侧或内端，而该部件的远离mems器件的一侧或一端为外侧或外端。对于一个参照位置而言，位于该位置的内侧表示在横向方向或径向方向上处于该位置与mems器件之间，位于该位置的外侧表示在横向方向或径向方向上比该位置更远离mems器件。104.如本领域技术人员能够理解的，体声波谐振器可以用于形成滤波器或其他半导体器件。105.基于以上，本发明提出了如下技术方案：106.1、一种mems器件的封装结构，包括：107.第一基底，第一基底具有第一对置面以及与第一对置面在基底的厚度方向上相对的第一非对置面；108.第二基底，第二基底具有第二对置面以及与第二对置面在基底的厚度方向上相对的第二非对置面，第一对置面表面与第二对置面彼此对置；109.导电层，设置在第一对置面一侧，导电层包括接合层和第一抵接部，所述接合层包括面对所述第一对置面的密封界面，所述第一抵接部在所述接合层的与所述密封界面相对的表面与接合层相连接；110.第二抵接部，设置在第二对置面一侧，第一抵接部与第二抵接部彼此对置接合而电连接，第二抵接部适于与mems器件电连接，111.其中：112.所述封装结构还包括导通部，所述导通部与所述导电层电连接。113.2、根据1所述的封装结构，其中：114.所述导通部自所述第一非对置面穿过第一基底以及密封界面后仅进入到导电层的一部分而与导电层电连接，所述导通部穿过密封界面的端部在周向方向上被导电层包围；或者115.所述导通部自所述第一非对置面穿过第一基底而没有进入导电层。116.3、根据1或2所述的封装结构，其中：117.所述接合层包括第一层，所述第一层为掺杂半导体层，所述掺杂半导体层的面对所述第一对置面的表面构成所述密封界面。118.4、根据3所述的封装结构，其中：119.所述导通部仅进入到所述掺杂半导体层的一部分。120.5、根据1或2所述的封装结构，其中：121.所述接合层包括第一层，所述第一层为金属层，所述第一层适于与第一基底之间形成密封连接，且所述金属层的面对所述第一对置面的表面构成所述密封界面。122.6、根据5所述的封装结构，其中：123.所述导通部仅进入到所述金属层的一部分。124.7、根据6所述的封装结构，其中：125.所述第一层为钛层，所述第一基底为硅基底；或者126.所述第一层为钨层，所述第一基底为硅基底。127.8、根据1或2所述的封装结构，其中：128.所述接合层包括导电的第一层，所述封装结构包括设置在第一基底与第一层之间的介质层，所述介质层分别与第一对置面以及第一层形成密封连接，所述第一层的面对所述介质层的表面构成所述密封界面，所述介质层与所述第一对置面形成密封连接。129.9、根据8所述的封装结构，其中：130.所述导通部仅进入到所述第一层的一部分。131.10、根据1或2所述的封装结构，其中：132.所述接合层包括第一层，所述第一层为导电化合物层，所述导电化合物层适于与第一基底密封连接，且所述导电化合物层面对所述第一对置面的表面构成所述密封界面。133.11、根据10所述的封装结构，其中：134.所述导通部仅进入到所述导电化合物层的一部分。135.12、根据3-11中任一项所述的封装结构，其中：136.所述接合层还包括第二层，所述第二层与所述第一层电连接，所述导通部仅进入所述第一层的一部分而没有穿过第一层与第二层之间的界面，所述第二层由金属或导电化合物或掺杂半导体形成；或者137.所述接合层还包括第二层，所述第二层与所述第一层电连接，所述导通部穿过第一层与第二层之间的界面而仅进入所述第二层的一部分，所述第二层由金属或导电化合物或掺杂半导体形成。138.13、根据1-11中任一项所述的封装结构，其中：139.所述封装结构包括多个导通部和与所述多个通孔对应的多个第一抵接部；140.所述封装结构包括绝缘槽，所述绝缘槽自所述导电层延伸到所述第一基底内且围绕对应的导通部设置。141.14、根据13所述的封装结构，其中：142.所述第一抵接部与所述导通部对齐，或者所述第一抵接部与所述导通部在水平方向上错开。143.15、根据1-11中任一项所述的封装结构，其中：144.所述封装结构包括多个导通部和与所述导通部对应的多个第一抵接部，所述第一抵接部与对应的导通部对齐或在水平方向上错开；145.所述导电层被图形化以使得导通部彼此之间电学隔离。146.16、根据1-11中任一项所述的封装结构，其中：147.所述第一抵接部的外表面设置有键合金属，所述键合金属适于与所述第二抵接部金属键合连接；或者148.所述第一抵接部由金属制成且适于与所述第二抵接部金属键合连接。149.17、根据1-11中任一项所述的封装结构，其中：150.所述导通部在基底的厚度方向上的投影落入接合层的范围之内，所述导通部的直径或宽度小于所述接合层的宽度；和/或151.所述接合层的横截面积大于所述第一抵接部的横截面积；和/或152.所述导通部的横截面积大于所述第一抵接部的横截面积。153.18、根据1-11中任一项所述的封装结构，其中：154.所述mems器件包括体声波谐振器。155.19、根据1-18中任一项所述的封装结构，其中：156.所述第一抵接部与所述第二抵接部的水平方向的接合面的宽度在0.5-20μm的范围内；或者157.第二抵接部的横截面积小于400平方微米；或者158.所述第一抵接部与所述第二抵接部的水平方向的接合面为平坦面。159.20、根据19所述的封装结构，其中：160.所述第二抵接部的抵接面的宽度与所述第一抵接部的抵接面的宽度的差值不大于5μm。161.21、根据2所述的封装结构，其中：162.所述导通部自所述第一非对置面穿过第一基底以及密封界面后仅进入到接合层的一部分而与接合层电连接，所述导通部穿过密封界面的端部在周向方向上被接合层包围；或者163.所述导通部自所述第一非对置面穿过第一基底而没有进入接合层。164.22、一种mems器件的基底结构，包括：165.基底，具有第一表面以及与第一表面在基底厚度方向上相对的第二表面；166.导电层，设置在第一表面一侧，所述导电层包括面对第一表面的密封界面；167.其中：168.所述基底结构还包括导通部，所述导通部与所述导电层电连接。169.23、根据22所述的基底结构，其中：170.所述导通部自第二表面穿过基底和密封界面后仅进入到导电层的一部分而与导电层电连接，所述导通部穿过密封界面的端部在周向方向上被导电层包围；或者171.所述导通部自所述第二表面穿过基底而没有进入导电层。172.24、根据22或23所述的基底结构，其中：173.所述导电层包括掺杂半导体层，所述掺杂半导体层与所述基底一体设置；或者174.所述导电层包括金属层，所述金属层与所述基底形成密封连接；或者175.所述导电层包括金属化合物层，所述金属化合物层与所述基底形成密封连接；或者176.所述基底结构还包括介质层，所述介质层设置在基底与导电层之间而分别与基底和导电层形成密封连接。177.25、一种mems器件的制造方法，包括步骤：178.提供第一基底，第一基底具有第一对置面以及与第一对置面在基底的厚度方向上相对的第一非对置面，在第一对置面设置导电层，导电层包括接合层和第一抵接部，所述接合层包括面对所述第一对置面的密封界面，所述第一抵接部在所述接合层的与所述密封界面相对的表面相连接；179.提供第二基底，第二基底具有第二对置面以及与第二对置面在基底的厚度方向上相对的第二非对置面，在第二对置面设置mems器件以及第二抵接部，第一抵接部与第二抵接部适于彼此对置接合而电连接，第二抵接部适于与mems器件电连接；180.将第一抵接部与第二抵接部彼此对置接合以在第一对置面与第二对置面之间形成容纳空间，mems器件位于所述容纳空间内，181.其中，提供第一基底的步骤包括：182.形成导通部，所述导通部与所述导电层电连接。183.26、根据25所述的方法，其中：184.形成导通部的步骤包括使得所述导通部自第一非对置面穿过第一基底以及密封界面而仅进入到接合层的一部分，所述导通部穿过密封界面的端部在周向方向上被接合层包围；或者185.所述导通部自所述第一非对置面穿过第一基底而没有进入接合层。186.27、根据25所述的方法，其中：187.形成导通部的步骤包括形成多个彼此间隔开的导通部；188.所述方法还包括步骤：在导电层中形成围绕对应的导通部且自导电层延伸到第一基底内绝缘槽，所述绝缘槽使得导通部彼此电学隔离；或者使得所述导电层图形化以使得导通部彼此电学隔离。189.28、根据25所述的方法，其中：190.在形成导通部的步骤中，使得导通部的位置与所述第一抵接部对齐，或者在水平方向上偏离。191.29、根据25-28中任一项所述的方法，其中：192.所述接合层包括第一层，所述第一层为掺杂半导体层，提供第一基底的步骤包括：基于掺杂工艺形成与所述基底一体的掺杂半导体层，所述掺杂半导体层的面对所述第一对置面的表面构成所述密封界面；或者193.所述接合层包括第一层，所述第一层为金属层，提供第一基底的步骤包括：使得所述第一层与第一基底之间形成密封连接，且所述金属层的面对第一对置面的表面构成所述密封界面；或者194.所述接合层包括导电的第一层，所述提供第一基底的步骤包括：在第一基底与第一层之间设置介质层，所述介质层分别与第一对置面以及第一层形成密封连接；或者195.所述接合层包括第一层，所述第一层为导电化合物层，提供第一基底的步骤包括：使得所述导电化合物层与第一基底之间形成密封连接。196.30、根据29所述的方法，其中：197.提供第一基底的步骤还包括形成与第一层电连接的第二层，第一层与第二层构成所述接合层；198.在形成导通部的步骤中，所述导通部仅进入所述第一层的一部分而没有穿过第一层与第二层之间的界面，或者所述导通部穿过第一层与第二层之间的界面而仅进入第二层的一部分。199.31、根据25所述的方法，其中：200.所述mems器件包括体声波谐振器。201.32、根据25-31中任一项所述的方法，包括步骤：202.选择第一抵接部和第二抵接部的接合面的宽度在0.5-20μm的范围内。203.33、一种mems器件，包括根据1-21中任一项所述的封装结构，或者根据22-24中任一项所述的基底结构。204.34、一种滤波器，包括根据1-21中任一项所述的封装结构，或者根据22-24中任一项所述的基底结构，或者根据33所述的mems器件。205.35、一种电子设备，包括根据34所述的滤波器，或根据1-21中任一项所述的封装结构，或根据22-24中任一项所述的基底结构，或根据33所述的mems器件。206.这里的电子设备，包括但不限于射频前端、滤波放大模块等中间产品，以及手机、wifi、无人机等终端产品。207.尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行变化，本发明的范围由所附权利要求及其等同物限定。