一种时间数字转换电路

1.本发明涉及数字时钟电路技术领域，尤其涉及到一种时间数字转换电路。背景技术：2.随着智能电动汽车的发展与普及，应用于汽车辅助驾驶领域的激光雷达将成为必不可缺的车载感知设备，车载激光雷达具有高帧频(厘米级分辨率)，多线并行工作以及扫描点云成像等特点，因此多通道、高精度时间数字转换电路将成为车载激光雷达的关键(重要)模块之一。3.现有时间数字转换集成电路，通常应用于超声波水表等低帧频、纳秒级精度测量领域。高分辨率时间数字转换芯片通常利用asic芯片实现，但其设计的灵活度低、开发周期长，在车载激光雷达应用场景中使用的优先级不高。现有针对车载激光雷达应用中的时间数字转换电路一般采用fpga器件实现，利用fpga内部的加法器延时链作为高频时钟内插源，从而实现高精度时间测量，受限于加法器延时链中最小门电路的延时，一般测距精度不超过50ps，且该方法需要复杂的后校准技术，对fpga内部电路的噪声、温漂与失调等误差进行校准，并且fpga内部资源无法实现通道较多时的时间数字转换的并行处理。技术实现要素：4.因此，本发明要解决的技术问题在于解决现有技术中时间数字转换电路测距精度仍然无法满足使用需求，且需要进行复杂的后校准的问题。5.为此，本发明提供了一种时间数字转换电路，包括：6.计数器单元，用于对定时信号进行脉冲计数，并输出定时信号之间的残差信息和第一计数器值；7.第一时间测量单元，包括第一延迟锁相环电路、同步电路和异步电路，同步电路和异步电路均与第一延迟锁相环电路相连接，且同步电路和异步电路均与计数器单元相连接；同步电路用于基于第一延迟锁相环电路输出的相位信号对残差信息进行信号重定时，并输出同步信号和第二计数器值；异步电路用于将残差信息经一延迟链直接输出，得到异步信号；8.第二时间测量单元，与同步电路和异步电路相连接，用于对同步信号和异步信号进行插值定时，并输出同步信号和异步信号之间的第三计数器值；9.译码器，与计数器单元、同步电路和第二时间测量单元相连接，用于基于第一计数器值、第二计数器值和第三计数器值得到定时信号之间的时间差。10.进一步地，第二时间测量单元包括第二延迟锁相环电路，且第二延迟锁相环电路中的延时链为具有双端输出的并联比例负载电容的延时链。11.进一步地，第二延迟锁相环电路的反馈时钟信号为第一延迟锁相环电路输出的相位信号中的第i相信号，参考时钟信号为第一延迟锁相环电路输出的相位信号中的第i+2相信号。12.进一步地，若第一延迟锁相环电路输出的为相位差为τ1的n1分相的信号，第二延迟锁相环电路输出的为相位差为τ2的n2分相的信号，则同步信号经第二延迟锁相环电路的延时链后得到相位差为τ2的同步分相信号，异步信号经第二延迟锁相环电路的延时链后得到相位差为n2τ2的异步分相信号，且n2为n2的倍数。13.进一步地，同步电路包括第一触发器组和第二触发器组，且第一触发器组和第二触发器组均包括n1个触发器；第一延迟锁相环电路输出的n1分相的信号分别为第一触发器组中n1个触发器的输入信号，定时信号为第一触发器组中各触发器的时钟信号；第一触发器组中n1个触发器的互补输出端分别连接至第二触发器组中n1个触发器的数据输入端，且第一触发器组中触发器的输入信号的n1个移相信号为对应的第二触发器组中触发器的时钟信号。14.进一步地，异步电路包括一相位差为n1τ1的延时链。15.进一步地，第二时间测量单元还包括锁存电路，锁存电路为由多个触发器形成的点阵结构，同步分相信号为点阵结构中触发器的输入信号，异步分相信号为点阵结构中触发器的时钟信号，点阵结构中的横向触发器组的输出信号之间的相位差为τ2，点阵结构中的竖向触发器组的输出信号之间的相位差为n2τ2。16.进一步地，第一延迟锁相环电路中的延时链由多个具有两个输入通道的差分延迟可调多路复用器组成。17.本发明提供的技术方案，具有如下优点：18.1、本发明提供的时间数字转换电路，通过设置依次连接的计数器单元、第一时间测量单元和第二时间测量单元，且颗粒度由大到小，能够得到更高分辨率的测时数据，且能够解决现有技术中大量延迟单元与寄存器使用造成高积分非线性的问题，以及精度受限于工艺特性(pvt)的问题；同时，通过设置第一时间测量单元包括第一延迟锁相环电路、同步电路和异步电路，将同步信号传播过程中引起的总延迟通过异步信号传播路径中的延迟进行补偿，能够防止时间测量信号在第一时间测量单元和第二时间测量单元之间偏移，保证该时间数字转换电路的时间测量精度。19.2、本发明提供的时间数字转换电路，通过取第一延迟锁相环电路输出的相位信号中的两个信号(第i相和第i+2相)分别作为第二延迟锁相环的参考时钟和反馈时钟，能够得到颗粒度小、分辨率高的测时数据信号，且不需要高频的外部参考时钟输入，降低了该时间数据转换电路的实现难度。附图说明20.为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。21.图1为本发明实施例提供的一种时间数字转换电路的结构示意图；22.图2为本发明实施例提供的第一延时锁相环单元的电路结构图；23.图3为本发明实施例提供的同步电路和异步电路的电路结构图和时序图；24.图4为本发明实施例提供的第二延时锁相环单元的电路结构图；25.图5为本发明实施例提供的锁存单元的电路结构图。具体实施方式26.下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。27.在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。28.本实施例提供了一种时间数字转换电路，如图1所示，包括：计数器单元、第一时间测量单元和第二时间测量单元。29.其中，计数器单元用于对定时信号进行脉冲计数，并输出定时信号(start/stop)之间的残差信息和第一计数器值。30.其中，第一时间测量单元包括第一延迟锁相环电路、同步电路和异步电路，同步电路和异步电路均与第一延迟锁相环电路相连接，且同步电路和异步电路均与计数器单元相连接；同步电路用于基于第一延迟锁相环电路输出的相位信号对残差信息进行信号重定时，并输出同步信号和第二计数器值；异步电路用于将残差信息经一延迟链直接输出，得到异步信号。31.具体地，第一延迟锁相环电路用于将输入参考时钟信号(如下图2中的信号xin)经延时链输出得到相位信号(因此，可以将参考时钟信号称为相位超前信号，将反馈时钟信号称为相位滞后信号)，相位滞后信号经j级延时单元的延时链得到n1相相位滞后子信号(n1＝2j)，鉴相器比较相位超前信号与第n1相相位滞后子信号之间的相位差，相位差信号在前向通道中通过电荷泵和环路滤波器处理产生电压信号，控制第n1相相位滞后子信号锁定在参考时钟频率。此时第1相相位滞后子信号和第n1相相位滞后子信号之间的相位差刚好等于一个输入参考时钟信号(xin)周期。32.具体地，第一延迟锁相环电路的电路结构如图2所示，图中所示的延时链单元是由具有两个输入通道的差分延迟可调多路复用器单元(下述为延迟单元)组成的(两个输入通道只在第一个延迟单元中需要，但为了保持均匀大小的时间样本，所有延迟都是相同的)，且将末端差分信号交叉耦合回第一个延迟单元的第一通道(为了实现脉冲传播)。延时链的工作原理为：将输入参考时钟信号(xin)先转换为差分信号，再传递给延时电路结构。在这之后，第一个延迟单元的输入通道被改变，并且输入参考时钟信号开始在闭环中循环，经过一定数量的循环后，第一个延迟单元让下一个无抖动的参考边进入循环，并将延时链的结果输出。具体地，图中θ0～θn1为相位差为τ1的第一延迟锁相环电路输出的相位信号，将θn1作为反馈时钟信号，与输入参考时钟信号进行相位比较，相位差信号通过控制电压结构处理产生电压vctrl1，电压vctrl1对差分延迟单元的延迟时间进行调整，直到相位信号θ0～θn1中相邻相位滞后子信号之间的相位差τ1等于τref/(n+1)时(其中τref为计数器单元的分辨率)，电荷泵充放电平衡，控制电压vctrl1锁定，得到颗粒度较大，精度较低(相对于下述第二延迟锁相环电路中的信号)的时间样本θ0～θn1，其分辨率等于相位差τ1。33.此外，其中的recycling counter(回收计数器)用以与外部寄存器连接，用以在输入参考时钟信号xin不再是设计电路时的典型值，又无法修改内部电路时，通过外部寄存器对recycling counter配置，控制循环次数，保证电路功能。34.具体地，同步电路用以将定时信号之间的残差信息，经所得到的n1相相位滞后子信号重新定位，得到分辨率更高的同步信号。具体地，同步电路用以将计数器单元锁存的定时信号作为触发器的时钟信号，先对n1相相位滞后子信号进行转态翻转，并将反向输出端信号作为d触发器输入信号，n1相相位滞后子信号作为时钟参考信号，进行信号重定时，将n1相重定时信号经n1输入或门得到同步输出信号，并将重定时信号作为时钟信号使用的触发器的输出端结果，作为第一时间测量单元(一级粗内插)源码输出。异步电路用以将定时信号之间的残差信息，经一延迟链(该延迟链可以为单独设置的延迟链，也可以为第一延迟锁相环电路中的延时链)直接输出，同时为了避免信号经电路延迟影响，异步电路也同样使用n1输入或门，并将其中的n1-1项置0，这样得到的异步信号与同步信号之间延时差得到很好的匹配。35.具体地，同步电路和异步电路的电路结构图以及时序图如图3所示，其中的第一行和第二行触发器(第一触发器组和第二触发器组)为同步电路，第一触发器组和第二触发器组均包括n1个触发器，且第一延迟锁相环电路输出的n1分相的信号(θ0～θn1，图中以n1＝15为例进行示出)分别为第一触发器组中n1个触发器的输入信号，定时信号(start/stop)为第一触发器组中各触发器的时钟信号；第一触发器组中n1个触发器的互补输出端分别连接至第二触发器组中n1个触发器的数据输入端，且第一触发器组中触发器的输入信号的n1(图中以n1＝8为例进行示出，也即，同步电路的稳定时间为8τ1)个移相信号为对应的第二触发器组中触发器的时钟信号，图3中具有16条输入线的或门在同步延迟之后找到一个稳定的触发器并生成同步信号(sync)。而如图3中的时序图所示，为了使同步引起的总延迟δts可以通过延迟δta在异步定时信号路径中进行补偿，且防止测量信号(同步信号和异步信号)在第一时间测量单元和第二时间测量单元之间偏移(由于第二时间测量单元的插值范围是第一时间测量单元的分辨率(τ1)，当测量信号的失配大于τ1时，第二时间测量单元则完全无用，因此需要防止测量信号偏移失配)，因此，异步电路包括一相位差为n1τ1(图3中以8τ1为例进行示出)的延时链，并且也通过或门生成异步信号(async)。36.其中，第二时间测量单元与同步电路和异步电路相连接，用于对同步信号和异步信号进行插值定时，并输出同步信号和异步信号之间的第三计数器值。37.具体地，第二时间测量单元包括第二延迟锁相环电路和锁存电路。具体地，第二延迟锁相环电路中的延时链为具有双端输出的并联比例负载电容的延时链，其原理为：电荷泵和环路滤波器处理产生的电压信号，控制电路信号产生一个基本延迟，对于不同比例的负载电容(假设电容个数为n)产生具有相同比例系数的延迟时间增量，所以信号在延时结构单元的总延时为一个延迟单元内的基本延迟τe和单个单位电容的延迟τc乘以电容数n组成。具体地，取一级粗内插电路中n1相相位滞后子信号中的两个信号，作为第二延迟锁相环电路中的参考时钟和反馈时钟，其中第i相(1≤i≤n1-2)经大比例负载电容延时链作为反馈时钟信号使用，第i+2相经小比例负载电容延时链作为参考时钟信号使用，根据相位差信号产生的不断变化的控制电压，对不同比例负载电容延时链的相位差进行调整，直到控制电压锁定。具体地，锁存电路用以将第一时间测量单元输出的同步信号和异步信号进行处理，处理方式为：将异步信号经第二延迟锁相环电路延迟，得到相位差为n2τ2(若第二延迟锁相环电路输出的为相位差为τ2的n2分相的信号，则n2为n2的倍数)的a相信号(a相指相位个数)；将同步信号经第二延迟锁相环电路延迟，得到相位差为τ2的b相信号(b相指相位个数)，相位差值通过控制电压调整，直到控制电压锁定。同步信号输出的b相信号作为锁存电路的时钟信号，异步信号输出的a相信号作为锁存电路的输入端信号，这样就可以对a*b个信号进行内插锁存，得到第二时间测量单元(二级精内插)源码。38.具体地，第二延迟锁相环电路的电路结构图如图4所示，且正如前面所述，该电路不需要外部参考时钟输入，而是将第一延迟锁相环单元输出的多相样本信号作为信号输入，先经过两条具有不同比例的并联负载电容延时链，将θi经大比例负载电容延时链作为反馈时钟信号使用，将θi+2经小比例负载电容延时链作为参考时钟信号使用，鉴相器将相位比较结果转换成控制电压vctrl2，对不同比例负载电容延时链的相位差进行调整，直到控制电压锁定。控制电压在锁定之前，不断作用于并联负载电容的延时链，同时调整第一时间测量单元输出的同步信号和异步信号经延迟单元产生的分相信号之间的相位差值，并最终实现相邻同步分相信号相位差值为τ2，相邻异步分相信号相位差值为n2τ2。也即，本实施例中的时间数字转换电路两级内插中的控制电压均锁定时，一级粗内插的分辨率为τ1，二级精内插的分辨率为τ2，实现时间数字转换电路所设计的分辨率大小，即τ2。39.具体地，锁存电路的结构如图5所示，其为由多个触发器形成的点阵结构，用以将第二延迟锁相环单元输出的同步分相信号和异步分相信号锁存输出，得到颗粒度小、分辨率高的二级精内插源码。具体地，如图5所示，在第二延迟锁相环单元锁定之后，同步信号经延时链(基于并联比例负载电容结构实现)s0～s7，得到相位差为τ2的同步分相信号，并将其作为触发器的输入信号使用；异步信号经延时链(基于并联比例负载电容结构实现)a0～a7，得到相位差为8τ2的异步分相信号，并将其作为触发器的时钟信号使用，这样横向触发器输出信号之间相位差为τ2，纵向触发器输出信号之间相位差为8τ2，并将这些输出信号作为二级精内插的源码输出。40.其中，译码器与计数器单元、同步电路和第二时间测量单元相连接，用于基于第一计数器值、第二计数器值和第三计数器值得到定时信号之间的时间差。具体地，译码器将第一计数器值、第二计数器值和第三计数器值加权相加，得到完整的测时数据，即：41.tm＝c*τref+(rstop-rstart)*τ1+(sstop-sstart)*τ2，42.其中，c、(rstop-rstart)和(sstop-sstart)分别为第一计数器值、第二计数器值和第三计数器值，τref、τ1和τ2分别为计数器单元、第一时间测量单元和第二时间测量单元的分辨率。43.本实施例中的时间数字转换电路，通过设置依次连接的计数器单元、第一时间测量单元和第二时间测量单元，且颗粒度由大到小，能够得到更高分辨率的测时数据，且能够解决现有技术中大量延迟单元与寄存器使用造成高积分非线性的问题，以及精度受限于工艺特性(pvt)的问题；同时，通过设置第一时间测量单元包括第一延迟锁相环电路、同步电路和异步电路，将同步信号传播过程中引起的总延迟通过异步信号传播路径中的延迟进行补偿，能够防止时间测量信号在第一时间测量单元和第二时间测量单元之间偏移，保证该时间数字转换电路的时间测量精度(经测试，本实施例中的时间数字转换电路测量精度可达到10ps)。44.此外，该时间数字转换电路可以根据输入参考时钟信号的频率大小配置时间数字转换电路中的内部寄存器，控制电路进行相对应的倍频处理，使电路设计的灵活度大大提高；且可以通过外部spi寄存器对多通道的工作模式进行切换，支持五种模式的并行数据处理，同样使设计灵活度得到提高。45.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。