一种高精度时间-数字转换器及其转换方法

1.本发明属于时间域测量集成电路设计领域，具体的说是一种高精度时间-数字转换器(tdc)及其转换方法。背景技术：2.时间-数字转换(tdc)广泛应用于集成电路测试仪(ate)、激光测距、卫星导航、以及量子通信等高尖端领域，同时tdc精度和分辨率的高低与这些领域的先进水平的发展密切相关。目前，尽管皮秒级的tdc主要是在asic上实现，但是asic设计周期长，价格昂贵等缺点不能满足快速构建tdc测量系统的要求。因而基于fpga平台的时间数字转换器的设计方法得到广泛使用，它不仅能得到很高的精度，而且具有开发周期短，成本低，设计灵活等优点。3.时间-数字转换器的设计方法一般有抽头延时线法、nutt插值法、游标延时线法、多链平均法等技术方案。虽然有部分方案的时间分辨率能够达到优于10ps的技术指标，但是它们依然存在非线性性严重、资源开销较大、吞吐量低等缺点，不利于我们构建大规模、并行、即时的时间数字转换器的需求。技术实现要素：4.本发明是为了解决上述现有技术存在的不足之处，提出一种高精度时间-数字转换器及其转换方法，以期能保证降低时间-数值转换器资源开销和改进线性性的同时，进一步提高测量精度，从而能便于同时构建大规模、多通道并行检测的时间数字转换器。5.本发明为达到上述发明目的，采用如下技术方案：6.本发明一种高精度时间-数字转换器的特点在于，包括：采样保持电路、精细测量电路和校准电路；7.所述采样保持电路由二个二选一多路选择器mux0、mux1、一个异或门xor0、一个d触发器fdre0、一个反相器inv0、m个缓冲器buffer0～buffer(m-1)组成的环形结构ro1；8.第一个二选一多路选择器mux0的第一输入端mux0_i0固定为逻辑低电平，其第二输入端mux0_i1接入待测信号keep_signal；9.第二个二选一多路选择器mux1的第一输入端mux1_i0连接到第m个缓冲器buffer(m-1)的输出端buffer_o[m-1]，其第二输入端mux1_i1固定为逻辑低电平；[0010]两个二选一多路选择器的输出端mux0_o和mux1_o分别连接到所述异或门xor0的第一输入端xor0_i1和第二输入端xor0_i0；[0011]所述异或门xor0的输出端xor0_o连接到第一个缓冲器buffer0的输入端buffer_i[0]；[0012]所述第i个缓冲器buffer(i)的输出端buffer_o[i]接入到第i+1个缓冲器buffer(i+1)的输入端buffer_i[i+1]，i＝0,1,…,m-1；[0013]所述d触发器fdre0的数据输入端口fdre0_d和同步复位端口fdre0_r均固定为逻辑低电平、时钟使能端口fdre0_ce固定为逻辑高电平、时钟输入端口fdre0_c接入inv0_o信号，所述inv0_o信号是第一个缓冲器buffer0的输出信号buffer_o[0]的经过反相器inv0后的输出信号；所述d触发器fdre0的数据输出端口fdre0_q分别与两个二选一多路选择器的控制端mux0_s、mux1_s相连；[0014]所述精细测量电路由n个超前进位链结构carry4_0-carry4_n-1、一个二选一多路选择器mux2、两个4×n级d触发器组d0[0]-d0[4n-1]、d1[0]-d1[4n-1]、一个反相器inv1、一个3×n级反相器组inv2[4k+0]-inv2[4k+3]、inv2[4(k+1)]、inv2[4(k+1)+2]和一个b位计“1”计数器count组成，其中n为偶数，k＝0,2,…n-2，b∈(log24n,log28n]；[0015]任意第j个超前进位链结构carry4_j由四个两输入数据选择器muxcy0_j-muxcy3_j和四个异或门xor0_j-xor3_j组成，j＝0,1,…,n-1；[0016]第j个超前进位链结构carry4_j中四个两输入数据选择器muxcy0_j-muxcy3_j的第一输入端muxcy0_i0_j-muxcy3_i0_j均固定为逻辑低电平，且控制端muxcy0_s_j-muxcy3_s_j均固定为逻辑高电平；[0017]第j个超前进位链结构carry4_j中第q个两输入数据选择器muxcy(q)_j的输出端muxcy(q)_c0_j连接到第q+1个两输入数据选择器muxcy(q+1)_j的第二输入端muxcy(q+1)_i1_j，其中q＝0,1,2；由四个两输入数据选择器muxcy0_j-muxcy3_j的输出端muxcy0_c0_j-muxcy3_c3_j构成连续四位进位输出端；[0018]第j个超前进位结构carry4_j的进位输出端muxcy3_c3_j连接到第j+1个超前进位结构carry4_j+1中第一个两输入数据选择器muxcy0_j+1的第二输入端muxcy0_i1_j+1，从而由n个超前进位结构carry4_0-carry4_n-1级联成一条长链；[0019]第j个超前进位链结构carry4_j中四个异或门xor0_j-xor3_j的第一输入端xor0_i0_j-xor3_i0_j均固定为逻辑低电平，其第二输入端xor0_i1_j-xor3_i1_j分别连接到四个两输入数据选择器muxcy0_j-muxcy3_j的第二输入端muxcy0_i1_j-muxcy3_i1_j，则由四个异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j组成连续四位异或输出端；[0020]第k个超前进位结构carry4_k中四个异或门的输出端xor0_o0_k-xor3_o3_k连接到第一个d触发器d0[4k+0]-d0[4k+3]的数据输入端；第k+1个超前进位结构carry4_k+1中的第一个和第三个两输入数据选择器muxcy0_k+1、muxcy2_k+1的输出端muxcy0_c0_k+1、muxcy2_c2_k+1分别连接到第一个d触发器组d0的数据输入端d0_d[4(k+1)]、d0_d[4(k+1)+2]，第二个异或门xor1_k+1和第四个异或门xor3_k+1的输出端xor1_o1_k+1、xor3_o3_k+1分别连接第一个d触发器组的数据输入端口d0_d[4(k+1)+1]和d0_d[4(k+1)+3],k＝0,2,4,…,n-2；[0021]所述第一个d触发器组的输出端d0_o[4(k+1)+1]和d0_o[4(k+1)+3]直接连接到第二级d触发器组的数据输入端d1_d[4(k+1)+1]和d1_d[4(k+1)+3]，第一个d触发器组的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]分别连接到反相器组的数据输入端inv2_i[4k+0]-inv2_i[4k+3]、inv2_i[4(k+1)]、inv2_i[4(k+1)+2]，且反相器组的输出端inv2_o[4k+0]-inv2_o[4k+3]、inv2_o[4(k+1)]、inv2_o[4(k+1)+2]连接到第二个d触发器组d1的数据输入端d1_d[4k+0]-d0_d[4k+3]、d1_d[4(k+1)]和d0_d[4(k+1)+2]；[0022]所述第一个超前进位结构carry4_0中第一个两输入数据选择器muxcy0的第二输入端muxcy0_i1_0作为待测开始信号端start；反相器inv1的输入端inv1_i作为待测结束信号输入端口stop；二选一多路选择器mux2的第一输入端mux2_i0连接到反相器输出端inv1_o，二选一多路选择器mux2的第二输入端mux2_i1连接到系统时钟端sys_clk；[0023]第一个d触发器组中任意第j个d触发器d0[j]的时钟输入端d0_c[j]均互联，且连接到二选一多路选择器mux2的输出端口mux2_o；[0024]第二个d触发器组中任意第j个d触发器d1[j]的时钟输入端d1_c[j]均互联，且连接到系统时钟端sys_clk；[0025]所述校准电路由一个二选一多路选择器mux3、一个m阶环形振荡器ro和一个随机存取存储器块ram0组成，其中，m为奇数；[0026]所述m阶环形振荡器由一个两输入与非门nand0和m-1个反相器inv3[0]-inv3[m-2]组成；[0027]两输入与非门nand0的第一输入端nand0_i0连接到第m-1个反相器inv3[m-2]的输出端inv3_o[m-2]，第二输入端nand0_i1接入使能控制信号en，其输出端nand0_o连接到第一个反相器inv3[0]的输入端inv3_i[0]；[0028]第n个反相器inv3[n]的输出端inv3_o[n]连接到第n+1个反相器inv3[n+1]的输入端inv3_i[n+1]，n＝0,1,…m-2；[0029]所述二选一多路选择器mux3的第一输入端mux3_i0连接到环形振荡器ro中第m-3个反相器inv3[m-3]的输出端inv3_o[m-3]，第二输入端mux3_i1连接到待测门信号test_signal。[0030]本发明一种基于所述一种高精度时间-数字转换器的转换方法的特点是按照如下步骤进行：[0031]步骤1、初始状态；[0032]令所述校准电路中m阶环形振荡器ro的使能控制信号en为逻辑低电平，环形振荡器ro不振荡，第m-2个反相器inv3[m-3]的输出端inv3_o[m-3]输出固定的逻辑低电平；二选一多路选择器mux3的控制端mux3_s为逻辑低电平，二选一多路选择器mux3发输出端mux3_o输出逻辑低电平信号到所述采样保持电路中的待测信号端keep_signal；[0033]所述采样保持电路中d触发器fdre0的数据输出端fdre0_q输出逻辑高电平，使得两个二选一多路选择器mux0、mux1均选通第二输入端；第一个二选一多路选择器mux0的输出端mux0_o输出keep_signal信号，第二个二选一多路选择器mux1的输出端mux1_o输出逻辑低电平，使得异或门xor0充当缓冲器且其输出端xor0_o将第二输入端xor0_i1的输入信号keep_signal输出；所述待测信号keep_signal为逻辑低电平，并依次经过二选一多路选择器mux0、异或门xor0和缓冲器buffer0～buffer(m-1)后，由第m-1个缓冲器buffer(m-1)的输出端buffer_o[m-1]输出逻辑低电平到所述精细测量电路中的开始信号端start和结束信号端stop；[0034]所述精细测量电路中任意第j个超前进位链结构carry4_j中四个两输入数据选择器muxcy0_j-muxcy3_j的输出端muxcy0_c0_j-muxcy3_c3_j输出逻辑低电平；[0035]所述精细测量电路中任意第j个超前进位链结构carry4_j中四个异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j输出逻辑高电平，j＝0,1…,n-1；[0036]第一个d触发器组d0[0]-d0[4n-1]中的部分d触发器d0[4k+0]-d0[4k+3]、d0[4(k+1)]和d0[4(k+1)+2]的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]均输出逻辑高电平，k＝0,2,…,n-2；[0037]第二个d触发器组d1[0]-d1[4n-1]的输出端d1_o[0]-d1_o[4n-1]均输出逻辑低电平，且计“1”计数器count输出值为0；[0038]步骤2.工作状态，包括校准模式和测量模式：[0039]步骤2a.所述校准模式下：[0040]步骤2a.1.所述校准电路中m阶环形振荡器ro的使能控制信号en置为逻辑高电平，环形振荡器ro开始振荡，二选一多路选择器mux3的控制端mux3_s置为逻辑低电平，其输出端mux3_o输出待测信号inv3_o[m-3]到采样电路中的待测信号端keep_signal；[0041]步骤2a.2.所述采样保持电路中的待测信号keep_signal若完全进入所述环形结构ro1中，则所述缓冲器buffer0的输出端buffer_o[0]产生下降沿跳变并输入到反相器inv0后，反相器inv0的输出端inv0_o输出上升沿跳变信号并触发d触发器fdre0的输出端fdre0_o跳变为逻辑低电平，使得两个二选一多路选择器mux0、mux1均选通第一输入端；第一个二选一多路选择器mux0的输出端mux0_o输出逻辑低电平，第二个二选一多路选择器mux1的输出端mux1_o输出第m-1个缓冲器buffer(m-1)的输出信号buffer_o[0]，使得异或门xor0充当缓冲器且其输出端xor0_o将第一输入端xor0_i0的输入信号buffer_o[0]输出；待测信号keep_signal在环形结构ro1中一直循环传播的过程中，所述采样保持电路通过第m-1个缓冲器buffer(m-1)的输出端buffer_o[m-1]输出待测信号keep_signal到精细测量电路中的开始信号端start和结束信号端stop；[0042]步骤2a.3.所述精细测量电路中的二选一多路选择器mux2的控制端mux2_s置为逻辑高电平；[0043]在所述待测信号keep_signal的上升沿到来时，待测信号keep_signal的逻辑高电平经过开始信号端start在超前进位结构carry4_0-carry4_n-1中传播；[0044]在系统时钟sys_clk信号的上升沿到来时，第一组d触发器d0将开始信号start传播到第j个超前进位链结构carry4_j中第p个两输入数据选择器muxcy(p)_j的状态进行锁存，p＝0,1,2,3；在下一个系统时钟sys_clk信号的上升沿到来时，第二个d触发器组d1[0]-d1[4n-1]中的部分d触发器d1[0]-d1[4j+p]的输出端d1_o[0]-d1_o[4j+p]输出逻辑高电平，使得q位计“1”计数器count的输出值num＝4×j+p，j＝0,1...,n-1；[0045]测量n个超前进位结构carry4中的四个两输入数据选择器muxcy0-muxcy3的器件延时时间并按照顺序写入随机存储器块ram0，从而共有4×n个器件延时数据写入4×n个地址；然后对随机存储器块ram0中第i个和(i-1)个地址的数据进行求和并写入当前第i个地址，并得到校准数据存储表date_ram0，其中，i＝0,1,2,...,n-1；[0046]步骤2b.所述测量模式下：[0047]步骤2b.1.所述校准电路中m阶环形振荡器ro的使能控制信号en置为逻辑低电平，二选一多路选择器mux3控制端mux3_s置为逻辑高电平，其输出端mux3_o输出待测门信号test_signal；[0048]步骤2b.2.按照校准模式下的步骤2a.2执行；[0049]步骤2b.3.所述精细测量电路中二选一多路选择器mux2的控制端mux2_s置为逻辑低电平；[0050]按照步骤2a.3的过程得到q位计“1”计数器count的输出值num；[0051]步骤2b.4.以所述校准数据存储表date_ram0作为参照对象，找到第num-1个地址的值date_ram0[num-1]，并作为一组校准后的测量结果；[0052]步骤2b.5.重复测量模式下的步骤2b.1-步骤2b.4，从而得到多组校准后的测量结果，并取平均值后作为待测门信号test_signal的最终测量结果。[0053]与现有技术相比，本发明的有益效果在于：[0054]1、本发明在现场可编程逻辑门阵列平台上首次引入采样保持电路，其中采样保持电路充分利用异或门xor0的一个输入端固定为逻辑低电平，使得异或门xor0充当缓冲器；在待测信号未到来时，输入采样保持电路中的信号为无效信号；在待测信号完全进入时，输入采样保持电路中的信号在环形结构ro1中循环保持；改善了以往为提高精度而需要多个通道为一个待测门信号服务的缺点，同时提高了资源利用率。[0055]2、本发明中的采样保持电路，克服了以往单测量通道对待测信号一般只能测量一次结果的弊端，多次测量能有效地提升时间-数字转换器的转换精度。[0056]3、本发明中精细测量电路并未采用传统的四位进位输出“cccc”模式，而是采用四位异或和进位输出交叉结合的“ssss”+“scsc”模式，能够去除超宽器件延时时间的存在，使得超前进位结构carry4_0-carry4_n-1中的数据选择器muxcy(q)_j的器件延时更加均匀，改善了时间-数字转换器非线性严重的缺点。[0057]4、本发明中三个主要测量电路均采用流水线的工作方式，通过减小时间-数字转换器的死区时间来提高系统吞吐量。附图说明[0058]图1为本发明整体结构框图；[0059]图2为本发明采样保持电路图；[0060]图3为本发明精细测量电路图；[0061]图4为本发明校准电路图。具体实施方式[0062]本实施例中，如图1所示，一种高精度时间-数字转换器，包括：[0063]用于实现对待测门信号test_signal采样的采样保持电路，该电路能够将待测门信号test_signal的状态采样并保存在环形结构ro1中，然后精细测量电路对待测门信号test_signal进行多次测量；[0064]用于对待测门信号进行量化测量的精细测量电路，该电路利用超前进位结构中数据选择器muxcy(q)_j作为延时单元，在待测门信号的时间间隔内将逻辑高电平传播过的数据选择器muxcy(q)_j的个数进行统计得到测量值num；[0065]用于对精细测量电路中的测量值num进行校准的校准电路，该电路利用码密度测测量方法，得到超前进位结构carry4_0-carry4_4n-1中数据选择器muxcy的真实器件延时时间并生成校准存储表data_ram0；[0066]如图2所示，采样保持电路由二个二选一多路选择器mux0、mux1、一个异或门xor0、一个d触发器fdre0、一个反相器inv0、m个缓冲器buffer0～buffer(m-1)组成的环形结构ro1；[0067]第一个二选一多路选择器mux0的第一输入端mux0_i0固定为逻辑低电平，其第二输入端mux0_i1接入待测信号keep_signal；[0068]第二个二选一多路选择器mux1的第一输入端mux1_i0连接到第m个缓冲器buffer(m-1)的输出端buffer_o[m-1]，其第二输入端mux1_i1固定为逻辑低电平；[0069]两个二选一多路选择器的输出端mux0_o和mux1_o分别连接到异或门xor0的第一输入端xor0_i1和第二输入端xor0_i0；[0070]异或门xor0的输出端xor0_o连接到第一个缓冲器buffer0的输入端buffer_i[0]；[0071]第i个缓冲器buffer(i)的输出端buffer_o[i]接入到第i+1个缓冲器buffer(i+1)的输入端buffer_i[i+1]，i＝0,1,…,m-1；[0072]缓冲器buffer(i)的个数m与缓冲器buffer(i)真实的器件延时时间和待测门信号test_signal有关；例如令待测门信号的时间为t,缓冲器buffer(i)的器件延时时间为τ，二选一多路选择器mux1的器件延时时间为τ1，则缓冲器个数m的值为(t-τ1)/(τ)；[0073]d触发器fdre0的数据输入端口fdre0_d和同步复位端口fdre0_r均固定为逻辑低电平、时钟使能端口fdre0_ce固定为逻辑高电平、时钟输入端口fdre0_c接入inv0_o信号，inv0_o信号是第一个缓冲器buffer0的输出信号buffer_o[0]的经过反相器inv0后的输出信号；d触发器fdre0的数据输出端口fdre0_q分别与两个二选一多路选择器的控制端mux0_s、mux1_s相连；[0074]采样保持电路在待测门信号test_signal未到来时，二选一多路选择器mux0的第二输入端mux0_i1输入的信号为无效信号，环形结构ro1处于不工作状态；在待测门信号test_signal完全进入采样保持电路后，二选一多路选择器mux1的第一输入端mux1_i0的输入信号为待测门信号test_signal，环形结构ro1处于工作状态，对待测门信号test_signal的状态进行保持；[0075]如图3所示，精细测量电路由n个超前进位链结构carry4_0-carry4_n-1、一个二选一多路选择器mux2、两个4×n级d触发器组d0[0]-d0[4n-1]、d1[0]-d1[4n-1]、一个反相器inv1、一个3×n级反相器组inv2[4k+0]-inv2[4k+3]、inv2[4(k+1)]、inv2[4(k+1)+2]和一个b位计“1”计数器count组成，其中n为偶数，k＝0,2,…n-2,b∈(log24n,log28n]；[0076]任意第j个超前进位链结构carry4_j由四个两输入数据选择器muxcy0_j-muxcy3_j和四个异或门xor0_j-xor3_j组成，j＝0,1,…,n-1；[0077]第j个超前进位链结构carry4_j中四个两输入数据选择器muxcy0_j-muxcy3_j的第一输入端muxcy0_i0_j-muxcy3_i0_j均固定为逻辑低电平，且控制端muxcy0_s_j-muxcy3_s_j均固定为逻辑高电平；[0078]第j个超前进位链结构carry4_j中第q个两输入数据选择器muxcy(q)_j的输出端muxcy(q)_c0_j连接到第q+1个两输入数据选择器muxcy(q+1)_j的第二输入端muxcy(q+1)_i1_j，其中q＝0,1,2；由四个两输入数据选择器muxcy0_j-muxcy3_j的输出端muxcy0_c0_j-muxcy3_c3_j构成连续四位进位输出端；由于精细测量电路初始化后超前进位结构carry4_0-carry4_n-1中数据选择器muxcy(q)_j的进位端输出逻辑低电平，所以在待测门信号test_signal的上升沿到来并沿着超前进位结构carry4_0-carry4_n-1传播时，上升沿传播过的数据选择器muxcy(q)_j的进位端输出逻辑高电平；[0079]第j个超前进位结构carry4_j的进位输出端muxcy3_c3_j连接到第j+1个超前进位结构carry4_j+1中第一个两输入数据选择器muxcy0_j+1的第二输入端muxcy0_i1_j+1，从而由n个超前进位结构carry4_0-carry4_n-1级联成一条长链；[0080]第j个超前进位链结构carry4_j中四个异或门xor0_j-xor3_j的第一输入端xor0_i0_j-xor3_i0_j均固定为逻辑高电平，其第二输入端xor0_i1_j-xor3_i1_j分别连接到四个两输入数据选择器muxcy0_j-muxcy3_j的第二输入端muxcy0_i1_j-muxcy3_i1_j，则由四个异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j组成连续四位异或输出端；由于精细测量电路初始化后超前进位结构carry4_0-carry4_n-1中异或门xor0_j-xor3_j的第一输入端为逻辑高电平，数据选择器muxcy(q)_j的第二输入端均为逻辑低电平，则异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j输出逻辑高电平；在待测门信号test_signal的上升沿到来并沿着超前进位结构carry4_0-carry4_n-1传播时，上升沿传播过的数据选择器muxcy(q)_j的进位端输出逻辑高电平，则异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j输出逻辑低电平；[0081]第k个超前进位结构carry4_k中四个异或门的输出端xor0_o0_k-xor3_o3_k连接到第一个d触发器d0[4k+0]-d0[4k+3]的数据输入端；第k+1个超前进位结构carry4_k+1中的第一个和第三个两输入数据选择器muxcy0_k+1、muxcy2_k+1的输出端muxcy0_c0_k+1、muxcy2_c2_k+1分别连接到第一个d触发器组d0的数据输入端d0_d[4(k+1)]、d0_d[4(k+1)+2]，第二个异或门xor1_k+1和第四个异或门xor3_k+1的输出端xor1_o1_k+1、xor3_o3_k+1分别连接第一个d触发器组的数据输入端口d0_d[4(k+1)+1]和d0_d[4(k+1)+3],k＝0,2,4,…,n-2；[0082]第一个d触发器组的输出端d0_o[4(k+1)+1]和d0_o[4(k+1)+3]直接连接到第二级d触发器组的数据输入端d1_d[4(k+1)+1]和d1_d[4(k+1)+3]，第一个d触发器组的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]分别连接到反相器组的数据输入端inv2_i[4k+0]-inv2_i[4k+3]、inv2_i[4(k+1)]、inv2_i[4(k+1)+2]，且反相器组的输出端inv2_o[4k+0]-inv2_o[4k+3]、inv2_o[4(k+1)]、inv2_o[4(k+1)+2]连接到第二个d触发器组d1的数据输入端d1_d[4k+0]-d0_d[4k+3]、d1_d[4(k+1)]和d0_d[4(k+1)+2]；[0083]第一个超前进位结构carry4_0中第一个两输入数据选择器muxcy0的第二输入端muxcy0_i1_0作为待测开始信号端start；反相器inv1的输入端inv1_i作为待测结束信号输入端口stop；二选一多路选择器mux2的第一输入端mux2_i0连接到反相器输出端inv1_o，二选一多路选择器mux2的第二输入端mux2_i1连接到系统时钟端sys_clk；结束信号端stop和系统时钟端sys_clk均是第一个d触发器d0[0]-d0[4n-1]的锁存信号，由于结束信号端stop接入的是以下降沿为结束信号的待测门信号test_signal，所以需要接入一个反相器inv1，将下降沿信号变成上升沿信号来触发第一个d触发器d0[0]-d0[4n-1]来对超前进位结构carry4_0-carry4_n-1中进位和异或端的输出状态进行锁存；[0084]第一个d触发器组中任意第j个d触发器d0[j]的时钟输入端d0_c[j]均互联，且连接到二选一多路选择器mux2的输出端口mux2_o；[0085]第二个d触发器组中任意第j个d触发器d1[j]的时钟输入端d1_c[j]均互联，且连接到系统时钟端sys_clk；[0086]如图4所示，校准电路由一个二选一多路选择器mux3、一个m阶环形振荡器ro和一个随机存取存储器块ram0组成，其中，m为奇数；[0087]m阶环形振荡器由一个两输入与非门nand0和m-1个反相器inv3[0]-inv3[m-2]组成；[0088]两输入与非门nand0的第一输入端nand0_i0连接到第m-1个反相器inv3[m-2]的输出端inv3_o[m-2]，第二输入端nand0_i1接入使能控制信号en，其输出端nand0_o连接到第一个反相器inv3[0]的输入端inv3_i[0]；[0089]与非门nand0除了能通过其第二输入端en控制环形振荡器ro起振，还能在环形振荡器ro中充当反相器；[0090]第n个反相器inv3[n]的输出端inv3_o[n]连接到第n+1个反相器inv3[n+1]的输入端inv3_i[n+1]，n＝0,1,…m-2；[0091]二选一多路选择器mux3的第一输入端mux3_i0连接到环形振荡器ro中第m-3个反相器inv3[m-3]的输出端inv3_o[m-3]，第二输入端mux3_i1连接到待测门信号test_signal。校准模式下，mux3选通第一输入端，其输出端mux3_o将环形振荡器ro产生的周期性脉冲信号接入精细测量电路；测量模式下，mux3选通第二输入端，其输出端mux3_o将待测门信号test_signal接入精细测量电路；[0092]2、一种基于权利要求1一种高精度时间-数字转换器的转换方法，其特征是按照如下步骤进行：[0093]步骤1、初始状态；[0094]令校准电路中m阶环形振荡器ro的使能控制信号en为逻辑低电平，环形振荡器ro不振荡，第m-2个反相器inv3[m-3]的输出端inv3_o[m-3]输出固定的逻辑低电平；二选一多路选择器mux3的控制端mux3_s为逻辑低电平，二选一多路选择器mux3发输出端mux3_o输出逻辑低电平信号到采样保持电路中的待测信号端keep_signal；[0095]校准信号是m阶环形振荡器ro产生的周期性为t的方波脉冲信号，并通过mux3的第一输入端mux3_i0、输出端mux3_o，传递到采样保持电路中；假设与非门nand0的真实器件延时时间为τ2，反相器inv3[j]的真实器件延时时间为τ3，则m阶环形振荡器ro产生的脉冲周期t的值为1/(2×(τ2+(m-1)τ3))；[0096]采样保持电路中d触发器fdre0的数据输出端fdre0_q输出逻辑高电平，使得两个二选一多路选择器mux0、mux1均选通第二输入端；第一个二选一多路选择器mux0的输出端mux0_o输出keep_signal信号，第二个二选一多路选择器mux1的输出端mux1_o输出逻辑低电平，使得异或门xor0充当缓冲器且其输出端xor0_o将第二输入端xor0_i1的输入信号keep_signal输出；待测信号keep_signal为逻辑低电平，并依次经过二选一多路选择器mux0、异或门xor0和缓冲器buffer0～buffer(m-1)后，由第m-1个缓冲器buffer(m-1)的输出端buffer_o[m-1]输出逻辑低电平到精细测量电路中的开始信号端start和结束信号端stop；[0097]精细测量电路中任意第j个超前进位链结构carry4_j中四个两输入数据选择器muxcy0_j-muxcy3_j的输出端muxcy0_c0_j-muxcy3_c3_j输出逻辑低电平；[0098]精细测量电路中任意第j个超前进位链结构carry4_j中四个异或门xor0_j-xor3_j的输出端xor0_o0_j-xor3_o3_j输出逻辑高电平，j＝0,1…,n-1；[0099]第一个d触发器组d0[0]-d0[4n-1]中的部分d触发器d0[4k+0]-d0[4k+3]、d0[4(k+1)]和d0[4(k+1)+2]的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]均输出逻辑高电平，k＝0,2,…,n-2；d0[4k+0]-d0[4k+3]、d0[4(k+1)]和d0[4(k+1)+2]的输出端d0_o[4k+0]-d0_o[4k+3]、d0_o[4(k+1)]、d0_o[4(k+1)+2]输出的逻辑高电平经过反相器组inv2[4k+0]-inv2[4k+3]、inv2[4(k+1)]、inv2[4(k+1)+2]后，均变成逻辑低电平；[0100]第二个d触发器组d1[0]-d1[4n-1]的输出端d1_o[0]-d1_o[4n-1]均输出逻辑低电平，且计“1”计数器count输出值为0；[0101]步骤2.工作状态，包括校准模式和测量模式：[0102]步骤2a.校准模式下：[0103]步骤2a.1.校准电路中m阶环形振荡器ro的使能控制信号en置为逻辑高电平，环形振荡器ro开始振荡，二选一多路选择器mux3的控制端mux3_s置为逻辑低电平，其输出端mux3_o输出待测信号inv3_o[m-3]到采样电路中的待测信号端keep_signal；[0104]步骤2a.2.采样保持电路中的待测信号keep_signal若完全进入环形结构ro1中，则缓冲器buffer0的输出端buffer_o[0]产生下降沿跳变并输入到反相器inv0后，反相器inv0的输出端inv0_o输出上升沿跳变信号并触发d触发器fdre0的输出端fdre0_o跳变为逻辑低电平，使得两个二选一多路选择器mux0、mux1均选通第一输入端；第一个二选一多路选择器mux0的输出端mux0_o输出逻辑低电平，第二个二选一多路选择器mux1的输出端mux1_o输出第m-1个缓冲器buffer(m-1)的输出信号buffer_o[0]，使得异或门xor0充当缓冲器且其输出端xor0_o将第一输入端xor0_i0的输入信号buffer_o[0]输出；待测信号keep_signal在环形结构ro1中一直循环传播的过程中，采样保持电路通过第m-1个缓冲器buffer(m-1)的输出端buffer_o[m-1]输出待测信号keep_signal到精细测量电路中的开始信号端start和结束信号端stop；[0105]步骤2a.3.精细测量电路中的二选一多路选择器mux2的控制端mux2_s置为逻辑高电平；二选一多路选择器mux2选通第二输入端mux2_i1,当系统时钟sys_clk的上升沿信号到来，会触发第一个d触发器组d0[0]-d0[4n-1]对超前进位结构carry4_0-carry4_n-1中传播的逻辑高电平信号进行锁存；[0106]在待测信号keep_signal的上升沿到来时，待测信号keep_signal的逻辑高电平经过开始信号端start在超前进位结构carry4_0-carry4_n-1中传播；[0107]在系统时钟sys_clk信号的上升沿到来时，第一组d触发器d0将开始信号start传播到第j个超前进位链结构carry4_j中第p个两输入数据选择器muxcy(p)_j的状态进行锁存，p＝0,1,2,3；在下一个系统时钟sys_clk信号的上升沿到来时，第二个d触发器组d1[0]-d1[4n-1]中的部分d触发器d1[0]-d1[4j+p]的输出端d1_o[0]-d1_o[4j+p]输出逻辑高电平，使得q位计“1”计数器count的输出值num＝4×j+p，j＝0,1...,n-1；由于第二组d触发器d1[0]-d1[4n-1]输出的是温度计码，并用计“1”计数器对其累积求和；例如以8位温度计码为例1110_0000，则计“1”计数器count值为3，表示校准信号经过了3个数据选择器muxcy0_0-muxcy2_0；对精细测量电路中超前进位结构carry4_0-carry4_n-1进行w次的测量，假设第(q+4j)个数据选择器muxcy(q)_j上出现温度计码1到0跳变的个数为w,则运用数学统计的方法，第(q+4j)个数据选择器muxcy(q)_j的真实器件延时时间为(w/w)×t_clk,其中t_clk为系统时钟周期；[0108]测量n个超前进位结构carry4中的四个两输入数据选择器muxcy0-muxcy3的器件延时时间并按照顺序写入随机存储器块ram0，从而共有4×n个器件延时数据写入4×n个地址；然后对随机存储器块ram0中第i个和(i-1)个地址的数据进行求和并写入当前第i个地址，并得到校准数据存储表date_ram0，其中，i＝0,1,2,...,n-1；[0109]步骤2b.测量模式下：[0110]步骤2b.1.校准电路中m阶环形振荡器ro的使能控制信号en置为逻辑低电平，二选一多路选择器mux3控制端mux3_s置为逻辑高电平，其输出端mux3_o输出待测门信号test_signal；[0111]步骤2b.2.按照校准模式下的步骤2a.2执行；[0112]步骤2b.3.精细测量电路中二选一多路选择器mux2的控制端mux2_s置为逻辑低电平；[0113]按照步骤2a.3的过程得到q位计“1”计数器count的输出值num；[0114]步骤2b.4.以校准数据存储表date_ram0作为参照对象，找到第num-1个地址的值date_ram0[num-1]，并作为一组校准后的测量结果；[0115]步骤2b.5.重复测量模式下的步骤2b.1-步骤2b.4，从而得到多组校准后的测量结果，并取平均值后作为待测门信号test_signal的最终测量结果。