一种铷原子钟数字伺服的相检和积分装置及方法与流程

1.本发明涉及一种铷原子钟数字伺服的相检和积分装置及方法，属于电子信息技术领域。背景技术：2.在铷原子钟内，数字伺服不仅有调试便利和简化硬件资源的优点，还可以克服模拟伺服中存在的开关通断不足、器件温度敏感、积分参数漂移等难题。但数字伺服需要完成信号在模数及数模之间转化：①模数转换使用ad器件，将物理系统输出的一路光检电压转为数字量的交流误差信号；②数模转换使用da器件，将数字量的纠偏信号转为一路电压控制晶振输出频率。在模拟电压与数字信号相互转化过程中引入的量化噪声大小与ad、da器件的有效位数直接相关：位数越少、量化噪声越大。过大的量化噪声引起信噪比下降，导致频率稳定度性能恶化。因此，对于较高频率稳定度性能要求的铷钟产品，需要采用足够多有效位数的ad、da器件，不论从成本上还是器件获取渠道上存在较大限制。同时，让ad、da器件更多的有效位数在电路中发挥作用，也需要在硬件电源、布局和优化算法等相关硬件软件资源上引入繁琐的处理措施。在以往的软件认知中，高频率稳定度需求的铷钟产品不适用采用数字伺服。随着数字技术不断发展，ad的过采样技术和da的过采样调制技术均能大幅抑制量化噪声，可通过软件的办法来降低对硬件ad和da位数的需求。特别是在航天领域，数字处理器使用了大量寄存器，存在空间单粒子翻转效应风险，软件中寄存器的减少对于星载铷原子钟特别重要。3.综上，现有铷原子钟的数字伺服检相和积分的软件功能配套的硬件ad、da器件的位数需求较高；检相和积分方法较复杂；在空间环境应用中存在寄存器存在单粒子翻转效应的风险。技术实现要素：4.本发明解决的技术问题是：克服现有技术的不足，提供了一种铷原子钟数字伺服的相检和积分装置及方法，解决了模拟伺服中存在的开关通断不足、器件温度敏感、积分参数漂移等问题。5.本发明的技术解决方案是：一种铷原子钟数字伺服的相检和积分装置，包括符号控制单元和累加器；6.所述符号控制单元接收n位数字交流误差信号和参考电压信号，进行交流误差信号与参考电压相乘的符号控制，生成相检信号并作为累加器输入；7.所述累加器接收相检信号以及时钟信号，以时钟信号的频率对相检信号进行n位累加后，截取累加器高位m位作为直流纠偏信号。8.进一步地，所述符号控制的方法包括全相检方法和半相检方法；9.所述全相检方法包括：10.利用交流误差信号全时段信号，在参考电压的高低电平控制下对交流误差信号赋予正值或者负值，得到相检信号sn'(k)。11.进一步地，所述半相检方法包括：12.利用交流误差信号一半时段信号，选择在参考电压的某一电平下，将交流误差信号简化为0，得到为0的相检信号sn'(k)，保持参考电压另一个电平下的相检信号sn'(k)不变。13.进一步地，n》n，n》m。14.进一步地，所述对相检信号进行n位累加时，不进行清零，不对溢出数据处理，通过铷原子钟锁频环路形成直流纠偏信号的动态平衡。15.进一步地，对n位累加器进行累加，低n位溢出数据进位到高m位，形成对直流纠偏信号低位的过采样调制，通过锁频环路的窄带特性实现带内的量化噪声抑制。16.进一步地，所述截取累加器高位m位作为直流纠偏信号，对检相信号进行高于nyquist频率10倍及以上采样累加，并进行2n-m倍的平滑处理。17.根据所述的一种铷原子钟数字伺服的相检和积分装置实现的相检和积分方法，包括：18.接收n位数字交流误差信号和参考电压信号，进行交流误差信号与参考电压相乘的符号控制，生成相检信号；19.接收时钟信号，以时钟信号的频率对相检信号进行n位累加后，截取累加器高位m位作为直流纠偏信号。20.进一步地，所述符号控制的方法全相检方法和半相检方法；21.所述全相检方法包括：22.利用交流误差信号全时段信号，在参考电压的高低电平控制下对交流误差信号赋予正值或者负值，得到相检信号sn'(k)；23.所述半相检方法包括：24.利用交流误差信号一半时段信号，选择在参考电压的某一电平下，将交流误差信号简化为0，得到为0的相检信号sn'(k)，保持参考电压另一个电平下的相检信号sn'(k)不变；25.n》n，n》m；26.所述对相检信号进行n位累加时，不进行清零，不对溢出数据处理，通过铷原子钟锁频环路形成直流纠偏信号的动态平衡；27.对n位累加器进行累加，低n位溢出数据进位到高m位，形成对直流纠偏信号低位的过采样调制，通过锁频环路的窄带特性实现带内的量化噪声抑制；28.所述截取累加器高位m位作为直流纠偏信号，对检相信号进行高于nyquist频率10倍及以上采样累加，并进行2n-m倍的平滑处理。29.一种计算机可读存储介质，所述的计算机可读存储介质存储有计算机程序，所述的计算机程序被处理器执行时实现一种铷原子钟数字伺服的相检和积分方法的步骤。30.本发明与现有技术相比的优点在于：数字伺服的相检和积分软件功能与ad过采样技术、da过采样调制技术融合到一个带符号控制的快速累加器中；在锁频环路的闭环情况下，带符号控制的快速累加器抑制了量化噪声，降低了ad、da器件的位数需求；一个简单的特殊构成累加器，简化了清零、进位、多级累加、滤波等功能；本方法的累加器不存在计数清零、累加器的快速刷新和铷原子钟的锁频环路自我纠偏的特性相结合，能大幅降低单粒子风险。具体为：31.(1)本发明通过累加器快速累加，降低了对配套的ad、da硬件的位数需求；32.(2)本发明通过一级累加器，系统稳定性好，减少了处理器资源的使用；33.(3)本发明通过寄存器不断实时刷新，实现锁频环路实现空间环境下单粒子效应的自我纠偏，大幅增强抗空间单粒子翻转能力。附图说明34.图1数字伺服软件与整机的关系示意图；35.图2带符号控制的快速累加器原理框图；36.图3n位累加器运行原理；37.图4快速采样时钟改变噪声功率谱分布的原理示意图；38.图5、6应用本发明的铷钟整机在常压下的频率稳定度实测图。具体实施方式39.为了更好的理解上述技术方案，下面通过附图以及具体实施例对本技术技术方案做详细的说明，应当理解本技术实施例以及实施例中的具体特征是对本技术技术方案的详细的说明，而不是对本技术技术方案的限定，在不冲突的情况下，本技术实施例以及实施例中的技术特征可以相互组合。40.以下结合说明书附图对本技术实施例所提供的一种铷原子钟数字伺服的相检和积分装置及方法做进一步详细的说明，具体实现方式可以包括(如图1～6所示)：41.数字伺服软件在铷原子钟锁频环路内的关系示意如图1所示。频综输出的6.8…ghz微波信号在物理系统中激发铷原子能级跃迁，影响到物理系统中的光强变化。光强变化经光电转换为光检电压，电压经隔直交流放大和ad采样，转换为k时刻的n位数字交流误差信号sn(k)。调制微波的信号经过相位处理后生成参考信号p。sn(k)与参考电压p经过本软件处理后生成直流纠偏信号vm(k)，vm(k)经过da转换为一路控制电压控制晶振的输出频率调整微波信号的频率，实现铷钟的锁频闭环。42.将伺服的基本功能相检积分与ad过采样技术、da过采样调制技术融合到一个带符号控制的快速累加器中。43.基于此，本发明提出一种铷原子钟数字伺服的相检和积分装置，包括符号控制单元和累加器；44.所述符号控制单元接收n位数字交流误差信号和参考电压信号，进行交流误差信号与参考电压相乘的符号控制，生成相检信号并作为累加器输入；45.所述累加器接收相检信号以及时钟信号，以时钟信号的频率对相检信号进行n位累加后，截取累加器高位m位作为直流纠偏信号。46.进一步，在一种可能实现的方式中，所述符号控制的方法包括全相检方法和半相检方法；47.所述全相检方法包括：48.利用交流误差信号全时段信号，在参考电压的高低电平控制下对交流误差信号赋予正值或者负值，得到相检信号sn'(k)。49.在一种可能实现的方式中，所述半相检方法包括：50.利用交流误差信号一半时段信号，选择在参考电压的某一电平下，将交流误差信号简化为0，得到为0的相检信号sn'(k)，保持参考电压另一个电平下的相检信号sn'(k)不变。51.进一步，n》n，n》m。52.在一种可能实现的方式中，所述对相检信号进行n位累加时，不进行清零，不对溢出数据处理，通过铷原子钟锁频环路形成直流纠偏信号的动态平衡。53.进一步，在一种可能实现的方式中，对n位累加器进行累加，低n位溢出数据进位到高m位，形成对直流纠偏信号低位的过采样调制，通过锁频环路的窄带特性实现带内的量化噪声抑制。54.可选的，在一种可能实现的方式中，所述截取累加器高位m位作为直流纠偏信号，对检相信号进行高于nyquist频率10倍及以上采样累加，并进行2n-m倍的平滑处理。55.在图1中的软件部分可以简化为一个“带符号控制的快速累加器”，原理如图2所示。基于与图2相同的发明构思，本发明还提供一种铷原子钟数字伺服的相检和积分方法，包括：56.接收n位数字交流误差信号和参考电压信号，进行交流误差信号与参考电压相乘的符号控制，生成相检信号；57.接收时钟信号，以时钟信号的频率对相检信号进行n位累加后，截取累加器高位m位作为直流纠偏信号。58.具体的，该方法包括以下步骤：59.s1，“带符号控制”是将交流误差信号sn(k)与参考电压p相乘算法简化为符号控制单元。符号控制方法可分为全相检和半相检两种方法：全相检利用了sn(k)全时段信号，即在参考电压p的高低电平控制下对sn(k)赋予正值或者负值，得到相检信号sn'(k)。半相检与全相检的不同点是利用了sn(k)一半时段信号，即选择在参考电压p的某一电平下，强制将sn(k)简化为0，得到相检信号sn'(k)也为0，保持参考电压p另一个电平下的sn'(k)不变。具体的控制取值方法须确保锁频环路硬件与软件符合规律：当微波信号中心频率f低于铷原子跃迁谱线中心频率f0时，输出的直流纠偏信号控制基于晶振的微波信号中心频率f变大；当微波信号中心频率f高于铷原子跃迁谱线中心频率f0时，输出的直流纠偏信号控制基于晶振的微波信号中心频率f变小。“快速”是采用远高于参考电压p的累加频率fclk，可由晶振频率分频获得。远高于指高于10倍及以上。60.s2，“累加器”为n位累加器实现积分功能，运行过程如图3所示。在低n位对sn'(k)和dn(k)进行累加，累加值溢出到高位；截取累加值dn(k+1)的高m位作为直流纠偏信号vm(k+1)。在锁频环路正常工作状态下，m位直流纠偏信号vm(k+1)处于纠偏值附近小幅波动，解决了数据累加溢出的问题。61.由图2可知，系统函数h(z)＝dn(z)/sn'(z)＝1-z-1,存在一个极点0，并在单位圆内，是一个稳定系统。62.进一步地，所述模数过程量化噪声的抑制是将采集的n位交流误差信号sn(k)经相检后生成的sn'(k)信号快速长周期累加，取高m位数据等同于取平均值，形成对信号的过采样低通滤波，实现带内的量化噪声抑制。这也要求硬件ad器件的采样速率高于或等于累加频率fclk。63.进一步地，所述数模过程量化噪声的抑制是将通过n位的累加器的快速累加，低n位溢出数据快速进位到高m位，形成对直流纠偏信号vm(k)低位的过采样调制，通过锁频环路的窄带特性实现带内的量化噪声抑制。这也要求硬件da器件的转换速率高于或等于累加频率fclk。64.以下结合说明书附图对本技术实施例做进一步详细的说明，具体实现方式可以包括：由图2可知，本发明构成源自于参数的繁琐计算，需要编程人员对铷钟锁频环路具备初步的知识储备，根据锁频环路硬件设计状态确定符号控制单元取值的方法与5个基本参数：系统时钟fclk、sn(k)位数n、直流纠偏信号vm(k)位数m、累加器位数n、dn(k)的初始值dn(0)。其约束条件及获取方法如下所示，可根据实际锁频环路设计方法调整相应顺序或采用其他方法：65.1)、相检的基本算法是sn'(k)＝p×sn(k)，可分为半相检和全相检两种。具体赋值方法如表1所示：66.表1不同相检方法对应的sn'(k)取值方法[0067][0068]i.全相检。当p电平为‘0’状态时，设定p＝-1，此时乘法器sn'(k)＝p×sn(k)结果为-sn(k)；当p电平为‘1’状态时，设定p＝1，此时乘法器sn'(k)＝p×sn(k)结果为sn(k)。因此乘法器简化为控制器：当p为‘0’时，sn(k)取负值；当p为‘1’时，sn(k)取正值。[0069]ii.半相检。当p电平为‘0’状态时，设定p＝0，此时乘法器sn'(k)＝p×sn(k)结果应为0；当p电平为‘1’状态时，设定p＝1，此时乘法器sn'(k)＝p×sn(k)结果为sn(k)。因此乘法器简化为控制器：当p为‘0’时，sn(k)取负值；当p为‘1’时，sn(k)取正值。[0070]iii.值得注意的是，sn(k)本应是交流信号，但有些ad器件采样后会带有直流分量。在全相检方法中，通过后级累加器能去除直流分量；但在半相检方法中，需要提前去除直流分量，若不去除直流分量，需在符号控制单元中将取值’0’改变为一个固定值用于抵消直流分量的影响。[0071]2)、获得n位的交流误差信号sn(k)。在系统时钟fclk触发下,k时刻光检电压通过ad转为n位的交流误差信号，n的取值受限于ad最大位数。例如采用12位ad，则n≤12。一般情况下，n越大，sn(k)的量化噪声越小。[0072]3)、获得m位的直流纠偏信号vm(k)。在k时刻截取累加器的高m位作为直流纠偏信号vm(k)，m取值需要根据铷钟的性能要求，满足以下两个条件：[0073]i.过小的m无法保证晶振的锁定，即微波频率中心f距离物理系统中心频率f0的差值应远小于谱线带宽δf：f-f0《《δf。这要求晶振在压控电压控制下的频率步进足够小，即m足够大；[0074]例如：当δf为500hz，若取f-f0≤5hz，晶振在压控电压控制下的频率步进当f晶为100mhz，vc＝10v，k晶＝10hz，可算得m≥5。[0075]ii.m取值决定了数字伺服相检积分的量化误差，m越高相检积分的量化误差越小，经过采样调制后可大幅抑制量化误差对锁频环路频移的影响，其极限抑制能力可按公式1进行计算获得：[0076][0077]式中：[0078]为相对频移；[0079]f晶为晶振频率；[0080]kv为晶振压控斜率；[0081]vc为晶振压控电压范围；[0082]m为截取累加高位结果送给da的vm(k)位数；[0083]a0为锁频环路增益。[0084]例如：vc＝10v，m＝10，f晶＝100mhz，kv＝10hz/v,a0＝5×105；经公式1，可算出由m带来的量化误差经过采样调制后，造成的相对频移抑制能力极限值为1.95e-15。[0085]4)、设置累加器长度n。累加器长度n由三部分组成：高m位、中m'位、低n位，即n＝m+m'+n。高m位为输出压控信号vm(k)的位数，低n位为交流误差信号sn(k)的位数。m'值由锁频环路的时间常数t决定，其关系如公式2所示：[0086][0087]式中：[0088]t为锁频环路时间常数；[0089]fclk为系统时钟频率；[0090]m为输出压控信号vm(k)的位数。[0091]例如：锁频环路参数n＝10、m＝10、fclk＝200khz、t＝10s；代入公式2，可算出m'＝10.95,取整后m'＝11。此时累加器长度n＝31位。[0092]5)、获得累加器初始值dn(0)。在启动时刻，dn(0)的高m位vm(0)经da转换后的电压控制晶振频率在锁频环路的捕捉带内即可。由此晶振压控输出频率使得锁频环路的正确建立。[0093]6)、设置系统时钟fclk。在数模和模数转化技术中，ad过采样和da过采样调制方法均是建立在快速时钟的基础上。如图4所示，利用功率密度谱的矩形面积来表示奈奎斯特采样与过采样的量化噪声的能量。a1(f)表示奈奎斯特采样的功率密度谱，a2(f)表示过采样的功率密度谱。两种采样方法的噪声功率密度谱面积一样，仅分布上有所区别，即总的量化噪声功率不变。噪声功率谱从带宽为2fp的a1(f)变为带宽为fclk/2的a2(f)。当fclk》》fp，噪声幅值大幅降低，同时锁频环路的带宽非常窄，一般在秒量级上，可滤除锁频环路带宽外的噪声。在满足ad、da及处理器等硬件响应速率条件下，时钟越高，对带内量化噪声抑制能力越强。通过快速时钟的触发，将光检电压转变为交流误差信号sn(k)，在sn(k)经相检转换为sn'(k)后，再用快速长位数累加器滤除sn'(k)的带外噪声，实现带内信噪比的提升。但在后续计算累加器位数n时，在固定的锁频环路时间常数t下，fclk越高累加器位数n越长，对处理器的资源占用越多。因此，需要根据实际情况选择适当的参数。就系统时钟fclk给出了公式3与公式4的近似估计方法，但不限于此方法：[0094]i.根据ad过采样方法增强信号的信噪比，优于物理系统输出交流误差信号的信噪比。可由公式3近似获得fclk频率最小值判决条件f'clk：[0095][0096]式中：[0097]fp为参考信号频率；[0098]σs锁频环路的频率稳定度；[0099]τ为频率采样时间；[0100]q为原子跃迁谱线频差与线宽的比值；[0101]n为数字交流误差信号sn(k)位数。[0102]例如：锁频环路参数q＝14000000、n＝10、fp＝80hz；经公式3，可算出f′clk≥9khz。[0103]ii.根据da一阶过采样调制的噪声幅值与晶振参数、频移的关系。可由公式4近似获得fclk频率最小值判决条件f"clk。[0104][0105]式中：[0106]为相对频移误差；[0107]vc为晶振压控电压范围；[0108]kv为晶振压控斜率；[0109]τ为频率采样时间；[0110]f晶为晶振频率；[0111]m为截取累加高位结果送给da的vm(k)位数。[0112]例如：τ＝1s，vc＝10v，m＝10，f晶＝100mhz，kv＝10hz/v，经公式4，可算出f"clk≥6.2khz。[0113]iii.取f'clk、和f"clk的大值作为fclk下限，即fclk≥f'clk且fclk≥f"clk。实际应用中，还需考虑n、n、m三个数值之间关系对fclk的附带要求：若sn'(k)为大幅值起伏信号，则n需要足够大才能避免sn'(k)幅值变化直接进入vm(k)，由此需要更高频率的时钟，建议实际应用中fclk≥50khz。另，存在一组特殊关系：fclk＝2m×fp，m为正整数。此特殊关系下，累加器在任何k时刻输出的数据为参考电压p的整周期倍数的相检信号的累加值。[0114]用vhdl语句对图2逻辑进行描述,全相检的例子如下：[0115][0116][0117]注：[0118]enꢀꢀꢀ启动信号(建议在锁频环路硬件完成预热后启动)[0119]fclk 系统时钟[0120]pꢀꢀꢀꢀ参考信号(要求已完成相位调整)[0121]snꢀꢀꢀn位的交流误差信号[0122]vmꢀꢀꢀm位的直流纠偏信号[0123]dnꢀꢀꢀn位的累加器寄存器，其初始值需要保证晶振输出频率在锁频环路的捕捉带内。[0124]通过本发明，可大幅降低与配套的ad与da硬件的位数需求。实际测试结果见图5，在本发明的应用下，12位的ad、da器件能满足铷钟整机优于的频率稳定度性能需求，满足铷钟整机优于1e-12的频率准确度调整精度需求。在极限情况下取ad位数为1位(即不使用ad器件)，通过处理器直接将交流误差信号转换为1位sn(k)在保证铷钟正常锁定的同时，对频率稳定度的影响小于1e-11/1s。[0125]综上所述，本发明的核心是一个带符号控制的快速累加器，使用极少的处理器的资源特别是少量的寄存器，对时钟速率要求不高，可用于各类处理器实现软件功能。软件中寄存器的不断自我刷新与锁频环路对输入端寄存器的纠偏作用相结合，能大幅增强算法的抗单粒子能力，特别适用于星载铷原子钟。[0126]本技术技术方案中，过采样和过采样调制技术降低量化噪声，降低软件对配套硬件ad、da的位数需求。将多阶系统简化为一阶系统，增强软件的稳定性。极简的软件构成，降低软件占用资源特别是寄存器的数量。通过锁频环路实时纠正软件中寄存器错误数据；快速累加并取高位数据的方法相当于在长周期内取平均值，可大幅降低寄存器错误数据瞬间对频率的影响；增强了数字伺服软件的抗单粒子翻转能力。[0127]综上，本发明可以解决铷原子钟数字伺服电路对硬件ad、da的位数需求较高的问题；现有数字伺服检相和积分方案较为复杂性占用资源多的问题；空间环境应用中检相和积分中寄存器存在单粒子翻转的问题。[0128]本技术提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机上运行时，使得计算机执行图1所述的方法。[0129]本领域内的技术人员应明白，本技术的实施例可提供为方法、系统、或计算机程序产品。因此，本技术可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本技术可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。[0130]本技术是参照根据本技术实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。[0131]这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。[0132]这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。[0133]显然，本领域的技术人员可以对本技术进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。[0134]本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。