具有自测试功能的时间数字转换器电路的制作方法

本公开发明总体上涉及时间数字转换器(tdc)电路，并且在具体的实施例中，涉及具有自测试功能的tdc电路以及具有所公开的tdc电路的飞行时间(tof)成像器。

背景技术：

1、飞行时间(tof)成像器(也被称作tof传感器)近来已经被广泛地用于各种应用，诸如手势/面部识别、光检测和测距(lidar)、虚拟现实、增强现实和自主机器人。为了测量物体，tof传感器朝向物体发送光信号，并且测量信号传播到物体并且返回所花费的时间。

2、单光子雪崩二极管(spad)可以被用作反射光的检测器。一般而言，spad的矩阵作为传感器(例如，spad矩阵)被提供，从而检测反射光脉冲。反射光子可以在spad中通过光电效应产生载流子。光子产生的载流子可以在spad矩阵中的一个或多个spad中触发雪崩电流。雪崩电流可以用信号通知事件，即光子已经被检测。与反射强度相关的信息也被称作“信号计数”，被作为spad矩阵的直方图输出。每个spad的直方图包括多个直方图箱(bin)。其中每个直方图箱对应于距spad矩阵的距离(或窄的距离范围)，并且每个直方图箱的值(例如，信号计数)对应于被检测的雪崩电流事件的数目(例如，被检测的光子的数目)。来自spad的直方图被处理以提取有用的信息，诸如被检测的目标的数目、目标的距离等。

3、在tof传感器内的时间数字转换器使用时钟信号对来自spad的脉冲(其对应于雪崩电流事件)进行采样。从这些采样，产生直方图，从而提供在给定时间间隔内发生的事件的计数。tof传感器的tdc需要被测试，例如，作为在制造期间或者在被部署之后在现场中的质量控制(qc)过程的一部分，以确保它们正确地运行。在本领域中存在针对能够以较低的功耗提供简单且准确的自测试而不降低测距性能的tdc电路的需求。

技术实现思路

1、根据实施例，一种具有自测试功能的时间数字转换器(tdc)电路包括：d触发器，其中d触发器的输入端被配置为耦合到数据信号，并且d触发器的时钟端被配置为耦合到时钟信号；以及与(and)门，其中与门的第一输入端被配置为耦合到tdc电路的使能信号，与门的第二输入端被配置为耦合到测试信号，并且与门的输出端被耦合到d触发器的控制端。

2、根据实施例，一种具有自测试功能的时间数字转换器(tdc)电路包括采样级(stage)。该采样级包括：第一多个d触发器，其中第一多个d触发器的第一输入端被配置为耦合到数据信号，其中第一多个d触发器的第一时钟端被配置为耦合到多个时钟信号中的相应的时钟信号，其中多个时钟信号具有相同的频率但是不同的相位；以及多个与门，其中多个与门的第一输入端被配置为耦合到使能信号，其中多个与门的第二输入端被配置为耦合到多个测试信号中的相应的测试信号，其中多个与门的输出端被耦合到第一多个d触发器的控制端中的相应的控制端。

3、根据实施例，一种操作具有自测试功能的时间数字转换器(tdc)电路的方法包括：在tdc电路的自测试模式下，通过以下来操作tdc电路：使tdc电路的输入级中的d触发器的输入端保持在逻辑低状态；向d触发器的时钟端发送时钟信号；使与门的第一输入端处的使能信号保持在逻辑高状态，其中与门的输出端被耦合到d触发器的控制端；以及在预定时刻，在与门的第二输入端处生成脉冲。

技术特征：

1.一种时间数字转换器tdc电路，具有自测试功能，所述tdc电路包括：

2.根据权利要求1所述的tdc电路，其中所述d触发器的所述控制端是低有效设置端，所述低有效设置端在所述控制端处于逻辑低状态时将所述d触发器的输出端设置为逻辑高状态。

3.根据权利要求2所述的tdc电路，其中在所述tdc电路的自测试模式期间，所述tdc电路的所述使能信号被配置为保持在所述逻辑高状态，所述数据信号被配置为保持在所述逻辑低状态，并且所述测试信号被配置为在第一预定时刻从所述逻辑高状态改变为所述逻辑低状态。

4.根据权利要求3所述的tdc电路，其中在所述自测试模式期间，所述测试信号还被配置为：

5.根据权利要求3所述的tdc电路，其中在所述tdc电路的正常操作模式期间，所述tdc的所述使能信号被配置为保持在所述逻辑高状态，并且所述测试信号被配置为保持在所述逻辑高状态。

6.根据权利要求3所述的tdc电路，还包括测试信号发生器，所述测试信号发生器被配置为生成所述测试信号。

7.根据权利要求6所述的tdc电路，还包括输入/输出i/o接口，所述i/o接口被配置为接收外部测试信号作为所述测试信号。

8.一种时间数字转换器tdc电路，具有自测试功能，所述tdc电路包括：

9.根据权利要求8所述的tdc电路，其中所述第一多个d触发器的所述控制端是低有效设置端，所述低有效设置端用于在所述设置端具有逻辑低值时将所述第一多个d触发器的输出信号设置为逻辑高值。

10.根据权利要求9所述的tdc电路，其中在所述tdc电路的自测试模式期间，所述使能信号被配置为处于所述逻辑高值，所述数据信号被配置为处于所述逻辑低值，并且所述多个测试信号被配置为在预定时刻生成脉冲。

11.根据权利要求10所述的tdc电路，其中在所述tdc电路的正常操作模式期间，所述使能信号被配置为处于所述逻辑高值，并且所述多个测试信号被配置为处于所述逻辑高值。

12.根据权利要求10所述的tdc电路，还包括测试信号发生器，所述测试信号发生器被配置为生成所述多个测试信号。

13.根据权利要求10所述的tdc电路，还包括：

14.根据权利要求13所述的tdc电路，还包括：

15.根据权利要求14所述的tdc电路，其中所述第一时钟信号与所述第二时钟信号之间的定时差等于所述第一时钟信号的时钟循环的一半。

16.根据权利要求14所述的tdc电路，还包括：

17.一种操作时间数字转换器tdc电路的方法，所述tdc电路具有自测试功能，所述方法包括：

18.根据权利要求17所述的方法，其中所述控制端是所述d触发器的低有效设置端。

19.根据权利要求18所述的方法，还包括：

20.根据权利要求18所述的方法，还包括：

技术总结一种具有自测试功能的时间数字转换器(TDC)电路包括：D触发器，其中D触发器的输入端被配置为耦合到数据信号，并且D触发器的时钟端被配置为耦合到时钟信号；以及与门，其中与门的第一输入端被配置为耦合到TDC电路的使能信号，与门的第二输入端被配置为耦合到测试信号，并且与门的输出端被耦合到D触发器的控制端。技术研发人员：J·K·莫雷,G·S·鲍尔受保护的技术使用者：意法半导体国际公司技术研发日：技术公布日：2024/6/20