近似加法器树设计方法、加法器树电路结构以及芯片

本发明涉及芯片，特别涉及近似加法器树设计方法、加法器树电路结构以及芯片。

背景技术：

1、近年来，基于深度神经网络的推理在图像分类、目标检测、语音识别和语言处理等一系列认知任务中实现了前所未有的准确性，因此获得了大量的研究关注。然而，由于深度神经网络中存在大规模乘法和累加操作，随着网络规模的快速增长，计算机系统面临着与以数据为中心的计算相关的新问题。传统的冯诺依曼架构将数据的处理和存储分开，并且随着以数据为中心的计算（如机器学习）的采用，两个物理上分离的单元之间的数据传输变得越来越昂贵，主导了整体延迟和能耗。

2、目前，为了满足乘法和累加操作的高并行度要求，提出了多种合适的ai加速器，以配合传统的处理单元（cpu或gpu）。尽管这些加速器优化了数据流，但计算单元和内存单元分离导致的内存壁瓶颈仍然存在，导致巨大的功耗和额外的面积开销。

3、在过去的十年中，在同一位置处理和存储数据的存内计算已被证明是一种很有前途的方法，可以减少高吞吐量乘法和累加操作所需的数据移动，提供高带宽，满足乘法和累加操作的高并行度要求。根据数据编码和处理的范式，存内计算主要分为利用基尔霍夫定律执行计算的模拟存内计算和利用全数字电路执行计算的数字存内计算。其中模拟存内计算面积、功耗等开销小，能量效率高，但是容易受到温度、电压等的影响，精度低，适用于需要低功耗、对精度要求不高的应用场景。相比之下，数字存内计算误差低，精度高，具备更好的鲁棒性，可以避免由于工艺变化、数据转换开销和模拟电路的可缩放性差而导致的不准确。然而，数字存内计算单位面积功耗高，在功率和面积等方面都遇到了新的问题，比如一个cmos全加器单元就需要28个晶体管，面积和功耗开销都比较大，仅适用于高精度、对功耗等要求不高的应用场景。

4、因此，如何降低数字存内芯片计算的面积和功耗开销，成为了亟待解决的技术难题。

技术实现思路

1、本发明的主要目的是提供近似加法器树设计方法、加法器树电路结构以及芯片，旨在降低数字存内计算的面积和功耗开销。

2、为了实现上述目的，本发明提出一种近似加法器树设计方法，用于在数字信号处理中进行加法运算，包括以下步骤：

3、s10：在加法器树的第一层中，通过依次交替设置的或电路结构和或、与电路结构对输入数据进行初步近似运算；

4、s20：在所述加法器树的第二层中，交替设有用于将第一层的进位结果保留，并与当前层的结果进行或运算的高位保留、或加法器结构和用于对上一层结果进行半加器、或、与运算的半加器、或、与加法器结构；

5、s30：在所述加法器的第三层至倒数第二层中，交替设有半加器、全加器、半加器、或结构和半加器、全加器、或、与结构，在相同层中对应的两种结构交替设置；

6、s40：在所述加法器的最后一层，通过半加器、全加器、半加器、或结构来完成最终的求和运算，输出近似结果，以降低数字存内计算的面积和功耗开销。

7、在本申请的一实施例中，所述或、与电路结构包括：

8、两个输入端，分别用于接收待相加的1比特数；

9、或门，连接于两个输入端，用于对输入的两个1比特数进行求和；以及

10、与门，连接于两个输入端，用于判断两个1比特数是否进位。

11、在本申请的一实施例中，所述半加器、全加器、半加器、或结构包括依次设置的半加器、全加器、半加器、以及或门；其中，全加器的数量等于当前半加器、全加器、半加器、或结构所在层级减三。

12、在本申请的一实施例中，所述半加器、全加器、或、与结构包括依次设置的半加器、全加器、以及或、与门；其中，全加器的数量等于当前半加器、全加器、或、与结构所在层级减二。

13、本申请还公开了一种加法器树电路结构，采用如上任意一项所述的近似加法器树设计方法生产获得。

14、本申请还公开了一种芯片，包括如上所述的加法器树电路结构。

15、采用上述技术方案，传统半加器有14个晶体管，而本申请中的或电路结构有4个晶体管，或、与电路结构有8个晶体管，当或电路结构和或、与电路结构交替设置时，平均只有6个晶体管，比传统半加器少了8个晶体管。因此，使得晶体管数量有所减少，降低了面积、功耗。传统半加器输出2比特数，近似半加器结构1输出1比特数，近似半加器结构2输出2比特数，输出的数据位数也减少了，因此，采用两种近似半加器结构交替使用的方案，数据位数有所减少，进一步简化计算流程。

技术特征：

1.一种近似加法器树设计方法，其特征在于，用于在数字信号处理中进行加法运算，包括以下步骤：

2.如权利要求1所述的近似加法器树设计方法，其特征在于，所述或、与电路结构包括：

3.如权利要求1所述的近似加法器树设计方法，其特征在于，所述半加器、全加器、半加器、或结构包括依次设置的半加器、全加器、半加器、以及或门；其中，全加器的数量等于当前半加器、全加器、半加器、或结构所在层级减三。

4.如权利要求1所述的近似加法器树设计方法，其特征在于，所述半加器、全加器、或、与结构包括依次设置的半加器、全加器、以及或、与门；其中，全加器的数量等于当前半加器、全加器、或、与结构所在层级减二。

5.一种加法器树电路结构，其特征在于，采用如权利要求1至4中任意一项所述的近似加法器树设计方法生产获得。

6.一种芯片，其特征在于，包括如权利要求5所述的加法器树电路结构。

技术总结本发明公开近似加法器树设计方法、加法器树电路结构以及芯片，涉及芯片技术领域。具体包括通过依次交替设置的或电路结构和或、与电路结构对输入数据进行初步近似运算；在第二层中，交替设有用于将第一层的进位结果保留，并与当前层的结果进行或运算的高位保留、或加法器结构和用于对上一层结果进行半加器、或、与运算的半加器、或、与加法器结构；在第三层至倒数第二层中，交替设有半加器、全加器、半加器、或结构和半加器、全加器、或、与结构，在相同层中对应的两种结构交替设置；在加法器的最后一层，通过半加器、全加器、半加器、或结构来完成最终的求和运算，以降低数字存内计算的面积和功耗开销旨在降低数字存内计算的面积和功耗开销。技术研发人员：潘彪,张涵,薛震宇,易文特,张悦受保护的技术使用者：北京航空航天大学合肥创新研究院技术研发日：技术公布日：2024/7/29