存储器装置和串行化器的制作方法

在此描述的本公开的实施例涉及集成电路装置，并且更具体地，涉及支持高效数据传送的集成电路装置。

背景技术：

1、半导体存储器装置可主要被分类为易失性半导体存储器装置和非易失性半导体存储器装置。尽管易失性半导体存储器装置以更高的数据速率读取或写入数据，但是当电力被切断时，信息可从易失性半导体存储器装置丢失。相比之下，即使在电力被切断之后，非易失性半导体存储器装置也保留存储在其中的数据。因此，非易失性半导体存储器装置用于存储无论电力的供应如何都需要保留的数据。

2、半导体存储器装置可与主机交换数据。例如，半导体存储器装置可从主机接收写入数据，并且存储写入数据。半导体存储器装置可响应于主机的请求而读取数据，并且可将读取的数据发送到主机。在这种情况下，发送数据的方案可被分类为串行传输方案和并行传输方案。串行传输方案是通过一条传输线以一个位顺序地发送数据，并且并行传输方案是通过多条传输线同时发送具有多个位的数据。

3、串行传输方案通过减少传输线的数量而在成本和设计上具有优点。然而，由于串行传输方案是通过一条传输线顺序地发送数据，因此展现出更低的数据速率。相比之下，由于并行传输方案是通过多条传输线同时发送多个数据，因此展现出更高的数据速率。然而，由于传输线的数量增加，因此并行传输方案在成本和设计上具有缺点。同时，需要用于将(例如，从半导体存储器装置)并行读取的数据转换为串行数据的处理，使得即使多条传输线被使用，更大量的数据也通过多条传输线中的一条传输线被发送。

技术实现思路

1、本公开的实施例提供串行化器以及包括该串行化器的半导体存储器装置，串行化器(当将并行数据转换为串行数据时)通过将其间具有特定相位差的多个时钟中的一些与并行数据进行组合来输出串行数据。

2、根据一个实施例，一种集成电路存储器装置包括：串行化器，被配置为将与相对于彼此异相的相应的多个时钟信号同步的多位并行读取数据转换为读取数据的串行流。该串行化器使用布尔逻辑电路，布尔逻辑电路被配置为在其相应的输入处接收多位并行读取数据中的每位和所述多个异相时钟信号中的每个。该布尔逻辑电路可以是一种有时被称为时间无关逻辑或组合逻辑并且由布尔电路实现的组合逻辑，其中，输出仅是当前输入(一个或多个)的纯函数。在这些实施例的一些中，串行化器包括：(i)第一复用器(mux)，被配置为接收多位并行读取数据中的第一位、以及所述多个时钟信号中的第一时钟信号和第二时钟信号(ck1、ck2)，(ii)第二mux，被配置为接收多位并行读取数据中的第三位、以及所述多个时钟信号中的第三时钟信号和第四时钟信号(ck3、ck4)，(iii)第三mux，被配置为接收多位并行读取数据中的第二位、以及所述多个时钟信号中的第二时钟信号和第三时钟信号，以及(iv)第四mux，被配置为接收多位并行读取数据中的第四位、以及所述多个时钟信号中的第四时钟信号和第一时钟信号。

3、在这些实施例的一些中，第一复用器可被配置为包括：第一逻辑门，接收所述多个时钟信号中的第一时钟信号和多位并行读取数据中的第一位；以及第二逻辑门，接收所述多个时钟信号中的第二时钟信号和多位并行读取数据中的第一位。此外，所述多个时钟信号中的第二时钟信号可相对于所述多个时钟信号中的第一时钟信号被相位延迟90°，所述多个时钟信号中的第三时钟信号可相对于所述多个时钟信号中的第二时钟信号被相位延迟90°，并且所述多个时钟信号中的第四时钟信号可相对于所述多个时钟信号中的第三时钟信号被相位延迟90°。此外，串行化器还可包括：串行化电路，具有分别接收第一复用器和第二复用器的第一输出和第二输出的第一逻辑门以及分别接收第三复用器和第四复用器的第三输出和第四输出的第二逻辑门。在一些实施例中，第一逻辑门可以是双输入nand门，并且第二逻辑门可以是双输入nand门。串行化器还可包括对在第一nand门和第二nand门的输出处生成的信号执行逻辑或运算的组合逻辑。

4、根据发明的另一实施例，半导体存储器装置可包括：存储器核，包括多个存储器单元；数据发送单元，包括：串行化器，用于从存储器核接收并行数据并将并行数据转换为串行数据；以及控制逻辑。控制逻辑被配置为控制存储器核输出并行数据，并且通过从主机接收时钟信号来生成多个内部时钟信号。串行化器可包括：多个复用器，每个复用器被配置为基于并行数据中的一个和所述多个内部时钟信号中的彼此具有不同的相位的两个内部时钟信号来输出反相数据信号；以及串行化电路，通过对从所述多个复用器输出的反相数据信号进行逻辑组合来输出串行数据。所述多个复用器中的每个可在所述两个内部时钟信号的上升沿之间获取并行数据中的一个的反相数据，并且生成反相数据信号中的每个。

5、根据一些实施例，串行化电路可生成中间信号，使得并行数据中的至少两个数据以特定时间间隔交替地排列。

6、根据另一实施例，串行化电路可通过基于特定相位差对中间信号进行组合来生成串行数据，串行数据通过对包括在并行数据中的全部数据进行顺序地排列而形成。根据一个实施例，所述两个内部时钟信号可具有90度的相位差。根据一个实施例，所述多个复用器中的至少两个复用器可接收同一内部时钟信号。根据一个实施例，所述多个复用器中的一个复用器可接收与所述多个复用器中的另一复用器的内部时钟信号不同的内部时钟信号。根据一个实施例，输入到所述多个复用器中的一个复用器的内部时钟信号中的一个可与输入到所述多个复用器中的另一复用器的内部时钟信号中的一个具有90度的相位差。根据一个实施例，并行数据中的一个可与所述两个内部时钟信号中的一个的高电平持续时间同步。

7、根据另一实施例，半导体存储器装置的串行化器可包括：多个复用器，每个复用器被配置为基于并行数据中的一个和具有相互不同相位的两个时钟信号输出反相数据信号；以及串行化电路，被配置为通过对从所述多个复用器输出的反相数据信号进行逻辑组合来输出串行数据。所述多个复用器中的每个可在所述两个时钟信号的上升沿之间获取并行数据中的一个的反相数据，并且可生成反相数据信号。

8、根据一个实施例，并行数据可包括并行输入的第一数据、第二数据、第三数据和第四数据。所述多个复用器可包括：第一复用器，被配置为基于第一时钟信号和第二时钟信号输出与第一数据对应的第一反相数据信号；第二复用器，被配置为基于第三时钟信号和第四时钟信号输出与第三数据相对应的第二反相数据信号；第三复用器，被配置为基于第二时钟信号和第三时钟信号输出与第二数据对应的第三反相数据信号；以及第四复用器，被配置为基于第四时钟信号和第一时钟信号输出与第四数据对应的第四反相数据信号。串行化电路可通过对第一反相数据信号、第二反相数据信号、第三反相数据信号和第四反相数据信号进行逻辑组合来输出串行数据。

9、根据一个实施例，串行化电路可包括：第一nand电路，被配置为通过对第一反相数据信号和第二反相数据信号执行nand操作来输出具有以特定时间间隔交替地排列的第一数据和第三数据的第一中间信号；第一反相器，被配置为通过使第一中间信号反相来输出第一反相中间信号；第二nand电路，被配置为通过对第三反相数据信号和第四反相数据信号执行nand操作来输出具有以特定时间间隔交替地排列的第二数据和第四数据的第二中间信号；第二反相器，被配置为通过使第二中间信号反相来输出第二反相中间信号；以及第三nand电路，被配置为通过对第一反相中间信号和第二反相中间信号执行nand操作来输出具有顺序地排列的第一数据、第二数据、第三数据和第四数据的串行数据。

10、根据一个实施例，第一中间信号可包括在第一时钟信号的上升沿和第二时钟信号的上升沿获取的第一数据、以及在第三时钟信号的上升沿和第四时钟信号的上升沿获取的第三数据，并且第二中间信号可包括在第二时钟信号的上升沿和第三时钟信号的上升沿获取的第二数据、以及在第四时钟信号的上升沿和第一时钟信号的上升沿获取的第四数据。

11、根据一个实施例，第二时钟信号可从第一时钟信号被延迟90度，第三时钟信号可从第二时钟信号被延迟90度，并且第四时钟信号可从第三时钟信号被延迟90度，其中，90度与t/4对应，并且“t”与时钟信号的周期(即，360度)对应。

12、根据一个实施例，第一数据可与第一时钟信号的高电平持续时间同步，第二数据可与第二时钟信号的高电平持续时间同步，第三数据可与第三时钟信号的高电平持续时间同步，并且第四数据可与第四时钟信号的高电平持续时间同步。

13、根据一个实施例，第一复用器可包括：第一nand电路，被配置为通过对第一时钟信号和第一数据执行nand操作来输出第一内部信号；第一反相器，被配置为通过使第一内部信号反相来输出第一子中间信号；以及第二nand电路，被配置为通过对第二时钟信号和第一数据执行nand操作来输出第二内部信号。第二复用器可包括：第三nand电路，被配置为基于第三时钟信号和第三数据输出第三内部信号；第二反相器，被配置为通过使第三内部信号反相来输出第二子中间信号；以及第四nand电路，被配置为基于第四时钟信号和第三数据输出第四内部信号。第三复用器可包括：第五nand电路，被配置为基于第二时钟信号和第二数据输出第五内部信号；第三反相器，被配置为通过使第五内部信号反相来输出第三子中间信号；以及第六nand电路，被配置为基于第三时钟信号和第二数据输出第六内部信号。第四复用器可包括：第七nand电路，被配置为基于第四时钟信号和第四数据输出第七内部信号；第四反相器，被配置为通过使第七内部信号反相来输出第四子中间信号；以及第八nand电路，被配置为基于第一时钟信号和第四数据输出第八内部信号。

14、根据一个实施例，第一复用器还可包括：第一传输门，被配置为通过接收第二内部信号来输出第一子反相中间信号，使得第一内部信号和第二内部信号保持相位差；以及第九nand电路，被配置为通过对第一子中间信号和第一子反相中间信号执行nand操作来输出第一反相数据信号。第二复用器还可包括：第二传输门，被配置为通过接收第四内部信号来输出第二子反相中间信号，使得第三内部信号和第四内部信号保持相位差；以及第十nand电路，被配置为基于第二子中间信号和第二子反相中间信号来输出第二反相数据信号。第三复用器还可包括：第三传输门，被配置为通过接收第六内部信号来输出第三子反相中间信号，使得第五内部信号和第六内部信号保持相位差；以及第十一nand电路，被配置为基于第三子中间信号和第三子反相中间信号来输出第三反相数据信号。第四复用器还可包括：第四传输门，被配置为通过接收第八内部信号来输出第四子反相中间信号，使得第七内部信号和第八内部信号保持相位差；以及第十二nand电路，被配置为基于第四子中间信号和第四子反相中间信号来输出第四反相数据信号。

15、根据一个实施例，第一子中间信号可包括第一数据以与第一时钟信号的高电平持续时间对应，第二子中间信号可包括第三数据以与第三时钟信号的高电平持续时间对应，第三子中间信号可包括第二数据以与第二时钟信号的高电平持续时间对应，第四子中间信号可包括第四数据以与第四时钟信号的高电平持续时间对应，第一子反相中间信号可包括第一数据的反相数据以与第二时钟信号的高电平持续时间对应，第二子反相中间信号可包括第三数据的反相数据以与第四时钟信号的高电平持续时间对应，第三子反相中间信号可包括第二数据的反相数据以与第三时钟信号的高电平持续时间对应，并且第四子反相中间信号可包括第四数据的反相数据以与第一时钟信号的高电平持续时间对应。

16、根据一个实施例，第一反相数据信号可包括在第一时钟信号的上升沿和第二时钟信号的上升沿获取的第一数据的反相数据，第二反相数据信号可包括在第三时钟信号的上升沿和第四时钟信号的上升沿获取的第三数据的反相数据，第三反相数据信号可包括在第二时钟信号的上升沿和第三时钟信号的上升沿获取的第二数据的反相数据，并且第四反相数据信号可包括在第四时钟信号的上升沿和第一时钟信号的上升沿获取的第四数据的反相数据。

17、根据一个实施例，一种用于将并行输入的第一数据、第二数据、第三数据和第四数据转换为串行数据的串行化器可包括：第一复用器，被配置为基于第一时钟信号和第二时钟信号输出与第一数据对应的第一反相数据信号；第二复用器，被配置为基于第三时钟信号和第四时钟信号输出与第三数据对应的第二反相数据信号；第三复用器，被配置为基于第二时钟信号和第三时钟信号输出与第二数据对应的第三反相数据信号；第四复用器，被配置为基于第四时钟信号和第一时钟信号输出与第四数据对应的第四反相数据信号；以及串行化电路，被配置为通过对第一反相数据信号、第二反相数据信号、第三反相数据信号和第四反相数据信号进行逻辑组合来输出串行数据。串行化电路可包括：第一nand电路，被配置为通过对第一反相数据信号和第二反相数据信号执行nand操作来输出具有以特定时间间隔交替地排列的第一数据和第三数据的第一中间信号；第二nand电路，被配置为通过对第三反相数据信号和第四反相数据信号执行nand操作来输出具有以特定时间间隔交替地排列的第二数据和第四数据的第二中间信号；第三nand电路，被配置为通过对第一中间信号和电源电压信号执行nand操作来输出第一反相中间信号；第四nand电路，被配置为通过对第二中间信号和电源电压信号执行nand操作来输出第二反相中间信号；以及第五nand电路，被配置为通过对第一反相中间信号和第二反相中间信号执行nand操作来输出具有顺序地排列的第一数据、第二数据、第三数据和第四数据的串行数据。

18、根据一个实施例，第三nand电路可通过对代替电源电压信号的写入均衡信号和第一中间信号执行nand操作来输出第一写入均衡中间信号，第四nand电路可通过对代替电源电压信号的写入均衡信号和第二中间信号执行nand操作来输出第二写入均衡中间信号，并且第五nand电路可通过对第一写入均衡中间信号和第二写入均衡中间信号执行nand操作来输出包括高电压的写入均衡信号的串行数据。