移位寄存器、像素驱动电路及显示装置的制作方法

本公开属于显示，具体涉及一种移位寄存器、像素驱动电路及显示装置。

背景技术：

1、目前的显示产品中的一项非常重要的电路设计技术是goa(gate driver onarray)电路设计。随着对显示产品的高ppi，极窄边框的要求，需要goa电路面积进一步减小，而现有的goa电路中的薄膜晶体管(thin film transistor,tft)的宽长比比较大，信号数量多，导致降噪复杂。

2、基于上述问题，发明人提出了一种新型goa电路，其包括的tft数量少，且采用相同的宽长比设计，可以大幅降低tft的占用面积，从而减小goa面积，除此之外，本公开中的goa电路仅需上一行触发本行输出，不需要进行复位及复杂的降噪设计，简化了制作工艺，降低了不良率，增加了稳定性。

技术实现思路

1、本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、像素驱动电路及显示装置。

2、第一方面，本公开实施例提供了一种移位寄存器，其包括：预充子电路、存储子电路、占空比调节子电路、非门、输出子电路；

3、所述预充子电路，被配置为响应于输入信号，将第一电平信号传输至第一节点；所述第一节点为所述预充子电路、所述存储子电路和所述占空比调节子电路的连接节点；

4、所述存储子电路，被配置为根据所述第二电平信号和所述第一节点电压，控制所述占空比调节子电路的工作时长；

5、所述占空比调节子电路，被配置为响应于所述第一节点电压，将第一时钟信号传输至所述第一节点；

6、所述非门，被配置为响应于所述第一节点电压，将第一电平信号或者所述第二电平信号传输至所述第二节点；或者，所述非门，被配置为响应于输入信号，将所述第一电平信号或者所述第二电平信号传输至所述第三节点；所述第二节点为所述非门与所述输出子电路的连接节点，或者，所述第二节点为所述占空比调节子电路与所述输出子电路的连接节点；所述第三节点为所述输入信号端与所述输出子电路的连接节点，或者，所述第三节点为所述非门与所述输出子电路的连接节点；

7、所述输出子电路，被配置为响应于所述第二节点电压和所述第三节点电压，将所述第一电平信号或者所述第二电平信号输出至信号输出端。

8、优选的是，所述预充电子电路包括：第三晶体管；

9、所述第三晶体管的控制极连接级联信号端，第一极连接第一节点，第二极连接第一电平信号端。

10、优选的是，所述占空比调节子电路包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的开关特性均与所述第三晶体管的开关特性相同；

11、所述第一晶体管的控制极连接所述第一节点，第一极连接所述第一时钟信号端，第二极连接所述第二晶体管的第一极；

12、所述第二晶体管的控制极连接所述第一节点，第一极连接所述第一晶体管的第二极，第二极连接所述第一节点。

13、优选的是，所述存储子电路包括：第一存储电容；

14、所述第一存储电容的一极连接第二电平信号端，另一极连接所述第一节点。

15、优选的是，所述非门包括：第四晶体管和第五晶体管；所述第四晶体管的开关特性与所述第五晶体管的开关特性相反。

16、优选的是，所述第四晶体管的控制极连接所述第一节点，第一极连接所述第二电平信号端，第二极连接所述第二节点；所述第五晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述第二节点。

17、优选的是，所述第四晶体管的控制极连接输入信号端，第一极连接所述第二电平信号端，第二极连接所述第三节点；所述第五晶体管的控制极连接所述输入信号端，第一极连接所述第一电平信号端，第二极连接所述第三节点。

18、优选的是，所述输出子电路包括：第六晶体管、第七晶体管和第八晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同。

19、优选的是，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；所述第八晶体管的控制极连接第三电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端；或者，

20、优选的是，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接所述信号输出端；所述第八晶体管的控制极连接所述第二电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端。

21、优选的是，所述输出子电路还包括：第九晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同，所述第八晶体管的开关特性与所述第九晶体管的开关特性相同，所述第六晶体管的开关特性与所述第八晶体管的开关特性相反；

22、所述第六晶体管的控制极连接第三节点，第一极连接第一电平信号端，第二极连接所述第七晶体管的第一极；

23、所述第七晶体管的控制极连接第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；

24、所述第八晶体管的控制极连接第二节点，第一极连接信号输出端，第二极连接第二电平信号端；

25、所述第九晶体管的控制极连接第三节点，第一极连接信号输出端，第二极连接第二电平信号端。

26、第二方面，本公开实施例提供了一种像素驱动电路，其中，所述像素驱动电路包括：级联的多个上述移位寄存器；

27、本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。

28、第三方面，本公开实施例提供了一种显示装置，其中，所述显示装置包括上述的像素驱动电路。

技术特征：

1.一种移位寄存器，其包括：预充子电路、存储子电路、占空比调节子电路、非门、输出子电路；

2.根据权利要求1所述的移位寄存器，其中，所述预充子电路包括：第三晶体管；

3.根据权利要求2所述的移位寄存器，其中，所述占空比调节子电路包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的开关特性均与所述第三晶体管的开关特性相同；

4.根据权利要求1所述的移位寄存器，其中，所述存储子电路包括：第一存储电容；

5.根据权利要求1所述的移位寄存器，其中，所述非门包括：第四晶体管和第五晶体管；所述第四晶体管的开关特性与所述第五晶体管的开关特性相反；当所述非门被配置为响应于所述第一节点电压时，

6.根据权利要求1所述的移位寄存器，其中，所述非门包括：第四晶体管和第五晶体管；所述第四晶体管的开关特性与所述第五晶体管的开关特性相反；当所述非门被配置为响应于输入信号时，

7.根据权利要求1所述的移位寄存器，其中，所述输出子电路包括：第六晶体管、第七晶体管和第八晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同。

8.根据权利要求7所述的移位寄存器，其中，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；所述第八晶体管的控制极连接第四电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端。

9.根据权利要求7所述的移位寄存器，其中，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接所述信号输出端；所述第八晶体管的控制极连接所述第二电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端。

10.根据权利要求7所述的移位寄存器，其中，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第二电平信号端，第二极连接所述信号输出端；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第二电平信号端，第二极连接所述信号输出端；所述第八晶体管的控制极连接第三电平信号端，第一极连接所述信号输出端，第二极连接所述第一电平信号端。

11.根据权利要求7所述的移位寄存器，其中，所述输出子电路还包括：第九晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同，所述第八晶体管的开关特性与所述第九晶体管的开关特性相同，所述第六晶体管的开关特性与所述第八晶体管的开关特性相反；

12.一种像素驱动电路，其中，所述像素驱动电路包括：级联的多个权利要求1-11中任一项所述的移位寄存器；

13.一种显示装置，其中，所述显示装置包括权利要求12中所述的像素驱动电路。

技术总结本公开提供一种移位寄存器，属于显示技术领域。本公开的移位寄存器包括预充子电路、存储子电路、占空比调节子电路、非门及输出子电路；其中，预充子电路被配置为响应于输入信号，将第一电平信号传输至第一节点；存储子电路根据第二电平信号和第一节点电压控制占空比调节子电路的工作时长；占空比调节子电路被配置为响应于第一节点电压，将第一时钟信号传输至第一节点；非门被配置为响应于第一节点电压，将第一电平信号或者第二电平信号传输至第二节点，或者，被配置为响应于输入信号，将第一电平信号或者第二电平信号传输至第三节点；输出子电路被配置为响应于第二节点电压和第三节点电压，将第一电平信号或者第二电平信号传输至信号输出端。技术研发人员：任锦宇,张方振,王新星受保护的技术使用者：京东方科技集团股份有限公司技术研发日：技术公布日：2024/1/16