一种用于异步随机存储器的信号跳变检测电路的制作方法

本发明涉及异步存储器控制接口转换，特别涉及一种用于异步随机存储器的信号跳变检测电路。

背景技术：

1、在一些基于同步随机存储体阵列的异步随机存储器设计中，需要实时检测外部地址信号及相关控制信号的跳变沿，以产生时钟信号供内部的同步随机存储体阵列进行读写操作。现有设计中，此功能一般由类似地址跳变检测器(address transition detector，atd)的控制接口转换电路实现。

2、现有异步接口信号跳变检测电路的设计方式为基于具体标准单元库的定制化设计，由设计人员使用电子设计自动化(electronic design automation，eda)工具基于标准单元库直接进行门级电路的搭建和仿真。此类设计的优势在于能够增加设计人员对设计细节的掌控，实现定制化，其劣势在于基于具体标准单元定制化设计，复用性较差，在某些项目更换工艺后无法直接应用，需要对设计中所有标准单元进行逐个替换，在项目设计接口变动的情况下也影响其复用性，往往需要重新设计或大规模修改。

技术实现思路

1、本发明提供了一种用于异步随机存储器的信号跳变检测电路，其目的是为了将用于异步随机存储器的信号跳变检测电路的内部结构进行模块化，便于在接口或规格变动时用于异步随机存储器的信号跳变检测电路的修改，提高用于异步随机存储器的信号跳变检测电路的复用性。

2、为了达到上述目的，本发明提供了一种用于异步随机存储器的信号跳变检测电路，包括：

3、检沿模块、脉冲使能模块、时钟生成模块、脉宽调制模块、写使能信号生成模块、锁存模块；

4、检沿模块、脉冲使能模块、时钟生成模块、脉宽调制模块、写使能信号生成模块、锁存模块均通过硬件描述语言进行寄存器传输级逻辑设计生成；

5、检沿模块的输入端、脉冲使能模块的输入端、锁存模块的输入端均与异步随机存储器的外部异步接口连接，脉冲使能模块通过异步随机存储器的外部异步接口接收的使能信号、片选使能信号、写使能信号实现使能控制，检沿模块通过异步随机存储器的外部异步接口接收片选使能信号、写使能信号、地址信号、写数据信号完成读写操作的初始脉冲检测和信号延迟处理，得到读写操作的初始脉冲和延迟信号，锁存模块通过异步随机存储器的外部异步接口接收片选使能信号、地址信号、写数据信号并进行锁存；

6、检沿模块的输出端分别与脉冲使能模块的输入端、锁存模块的输入端连接，通过脉冲使能模块对初始脉冲进行处理，得到读写使能条件有效的读写操作脉冲，并通过锁存模块将延迟信号进行锁存；

7、脉冲使能模块的输出端与时钟生成模块的输入端连接，时钟生成模块根据读写使能条件有效的读写操作脉冲生成读写时钟脉冲；

8、时钟生成模块的输出端与脉宽调制模块的输入端连接，将读写时钟脉冲进行高电平脉宽调制；

9、脉宽调制模块的输出端分别与异步随机存储器中同步随机存储体阵列的输入端、锁存模块的输入端、写使能信号生成模块的输入端连接，写使能信号生成模块的输出端、锁存模块的输出端均与异步随机存储器中同步随机存储体阵列的输入端连接，将读写时钟信号、片选使能信号以及锁存模块输出的写使能信号、读写地址信号、写数据信号输入异步随机存储器的同步随机存储体阵列中。

10、进一步来说，检沿模块包括：

11、第一或门、上升沿检测模块、下降沿检测模块、上下沿检测模块、延迟模块；

12、第一或门的第一输入端分别与异步随机存储器的外部异步接口、下降沿检测模块的输入端连接，第一或门的第二输入端与异步随机存储器的外部异步接口连接，第一或门的输出端与上升沿检测模块的输入端连接；

13、上升沿检测模块的输出端与脉冲使能模块的输入端连接；

14、下降沿检测模块的输出端与脉冲使能模块的输入端；

15、上下沿检测模块的输入端与异步随机存储器的外部异步接口连接；

16、延迟模块的输入端与异步随机存储器的外部异步接口连接，延迟模块的输出端与锁存模块的输入端连接；

17、上下沿检测模块的输出端与脉冲使能模块的输入端连接。

18、进一步来说，上升沿检测模块包括：

19、第一延时单元、第一反相器、第一与门；

20、第一延时单元的输入端分别与第一与门的第一输入端连接并接入第一或门的输出端，第一延时单元的输出端与第一反相器的输入端连接，第一反相器的输出端与第一与门的第二输入端连接，第一与门的输出端与脉冲使能模块的输入端连接。

21、进一步来说，下降沿检测模块包括：

22、第二延时单元、第二反相器、第二与门；

23、第二延时单元的输入端分别与第二反相器的输入端、第一或门的输入端连接，第二延时单元的输出端与第二与门的第二输入端连接，第二与门的第一输入端与第二反相器的输出端连接，第二与门的输出端与脉冲使能模块的输入端连接。

24、进一步来说，上下沿检测模块包括：

25、第三延时单元、异或门；

26、第三延时单元的输入端与异或门的第一输入端连接并接入地址信号，第三延时单元的输出端与异或门的第二输入端连接，异或门的输出端与脉冲使能模块的输入端连接。

27、进一步来说，脉冲使能模块包括读脉冲使能模块和写脉冲使能模块；

28、脉冲使能模块包括读脉冲使能模块和写脉冲使能模块；

29、读脉冲使能模块包括第二或门、第三反相器、第四延时单元、第三与门；

30、第二或门的第一输入端与第二与门的输出端连接，第二或门的第二输入端与异或门的输出端连接，第二或门的输出端与第四延时单元的输入端连接，第四延时单元的输出端与第三与门的第二输入端连接；

31、第三反相器的输入端与异步随机存储器的外部异步接口连接，第三反相器的输出端与第三与门的第三输入端连接；

32、第三与门的第一输入端与异步随机存储器的外部异步接口连接，第三与门的第四输入端与异步随机存储器的外部异步接口连接，第三与门的输出端与时钟生成模块的输入端连接；

33、写脉冲使能模块包括第四与门；

34、第四与门的第一输入端与异步随机存储器的外部异步接口连接，第四与门的第二输入端均与第一与门的输出端连接，第四与门的输出端与时钟生成模块的输入端连接。

35、进一步来说，时钟生成模块包括读时钟生成模块和写时钟生成模块；

36、读时钟生成模块和写时钟生成模块均包括：

37、第五与门、滤波单元、触发器、第四反相器、第五延时单元、第一逻辑电平；

38、第五与门的第一输入端为读时钟生成模块和写时钟生成模块的输入端；

39、第五与门的输出端与滤波单元的输入端连接，滤波单元的输出端与触发器的第一输入端连接，第一逻辑电平与触发器的第二输入端连接，触发器的第三输入端分别与第五与门的第二输入端、第五延时单元的输出端连接，第五延时单元的输入端与第四反相器的输出端连接，第四反相器的输入端与触发器的输出端连接；

40、读时钟生成模块中第五与门的第一输入端与第三与门的输出端连接；

41、写时钟生成模块中第五与门的第一输入端与第四与门的输出端连接；

42、读时钟生成模块中触发器的输出端与异步随机存储器中同步随机存储体阵列的输入端、锁存模块的输入端、写使能信号生成模块的输入端连接；

43、写时钟生成模块中触发器的输出端与异步随机存储器中同步随机存储体阵列的输入端、锁存模块的输入端、写使能信号生成模块的输入端连接。

44、进一步来说，滤波单元包括：

45、第六延时单元、第六与门、第七与门、第八与门、第三或门；

46、第六延时单元的输入端分别与第五与门的输出端、第六与门的第二输入端、第八与门的第一输入端连接，第六延时单元的输出端分别与第六与门的第一输入端、第七与门的第一输入端连接，第六与门的输出端与第三或门的第一输入端连接，第七与门的第二输入端分别与第八与门的第二输入端、第三或门的输出端连接，第七与门的输出端与第三或门的第二输入端连接，第八与门的输出端与第三或门的第三输入端连接，第三或门的输出端与触发器的第一输入端连接。

47、进一步来说，脉宽调制模块包括读时钟脉宽调制模块和写时钟脉宽调制模块；

48、信号跳变检测电路还包括第四或门、第二逻辑电平；

49、第四或门的第一输入端与读时钟脉宽调制模块的输出端连接，第四或门的第二输入端与写时钟脉宽调制模块的输入端连接，第四或门的输出端分别与锁存模块的输入端、异步随机存储器中同步随机存储体阵列的输入端连接；

50、第二逻辑电平与写使能信号生成模块的输入端连接。

51、进一步来说，用于异步随机存储器的信号跳变检测电路产生读、写时钟的条件包括：

52、产生读时钟的条件为：

53、当写使能信号为高电平且检沿模块检测到片选使能信号的下降沿时；

54、当写使能信号和片选使能信号均为低电平，且检沿模块检测到地址信号跳变时；

55、产生写时钟的条件为：

56、当写使能信号和片选使能信号均为低电平，且检沿模块检测到写使能信号或片选使能信号两者中任意一个信号的上升沿时。

57、本发明的上述方案有如下的有益效果：

58、本发明包括由硬件描述语言进行寄存器传输级逻辑设计生成的检沿模块、脉冲使能模块、时钟生成模块、脉宽调制模块、写使能信号生成模块、锁存模块，检沿模块的输入端、脉冲使能模块的输入端、锁存模块的输入端均与异步随机存储器的外部异步接口连接，脉冲使能模块通过异步随机存储器的外部异步接口接收的使能信号、片选使能信号、写使能信号实现使能控制，检沿模块通过异步随机存储器的外部异步接口接收片选使能信号、写使能信号、地址信号、写数据信号完成读写操作的初始脉冲检测和信号延迟处理，得到读写操作的初始脉冲和延迟信号，锁存模块通过异步随机存储器的外部异步接口接收片选使能信号、地址信号、写数据信号并进行锁存；检沿模块的输出端分别与脉冲使能模块的输入端、锁存模块的输入端连接，通过脉冲使能模块对初始脉冲进行处理，得到读写使能条件有效的读写操作脉冲，并通过锁存模块将延迟信号进行锁存；脉冲使能模块的输出端与时钟生成模块的输入端连接，时钟生成模块根据读写使能条件有效的读写操作脉冲生成读写时钟脉冲；时钟生成模块的输出端与脉宽调制模块的输入端连接，将读写时钟脉冲进行高电平脉宽调制；脉宽调制模块的输出端分别与异步随机存储器中同步随机存储体阵列的输入端、锁存模块的输入端、写使能信号生成模块的输入端连接，写使能信号生成模块的输出端、锁存模块的输出端均与异步随机存储器中同步随机存储体阵列的输入端连接，将读写时钟信号、片选使能信号以及锁存模块输出的写使能信号、读写地址信号、写数据信号输入异步随机存储器的异步存储器中；与现有技术相比，本发明根据异步随机存储器的外部异步接口的接口时序，当检沿模块检测到读写操作的初始脉冲，脉冲使能模块通过异步随机存储器的外部异步接口接收的使能信号、片选使能信号、写使能信号实现使能控制，对初始脉冲进行处理，得到读写使能条件有效的读写操作脉冲，时钟生成模块根据读写使能条件有效的读写操作脉冲生成读写时钟脉冲，并通过脉宽调制模块调制读写时钟高电平脉宽，写使能信号生成模块根据读写时钟脉冲对使能信号进行置位或复位，并结合同沿检测的时序约束，要求后端延迟时钟路径，从而使得数据路径满足异步随机存储器中同步随机存储体阵列的输入端的时序要求，最后通过锁存模块锁存正确的数据和控制信号，且本发明所提供的信号跳变检测电路将内部结构进行了模块化，不依赖具体的标准单元库，便于在接口或规格变动时电路结构的修改，提高了用于异步随机存储器的信号跳变检测电路的复用性。

59、本发明的其它有益效果将在随后的具体实施方式部分予以详细说明。