存储阵列及提高存储阵列的数据读取准确度的方法与流程

本公开的实施例涉及集成电路，具体地，涉及存储阵列及提高存储阵列的数据读取准确度的方法。

背景技术：

1、存储阵列通常包括多个半导体存储装置。位于同一行的半导体存储装置可共用一个感测放大器（sa）。在对存储阵列中的某个半导体存储装置发起读操作时，会首先发送激活命令，然后发送“读”操作指令。在这个过程中，半导体存储装置的存储单元中存储的电荷被提供到位线上，从而引起位线上的电平变化。半导体存储装置中的感测放大器（sa）用于放大位线上的电平变化以将位线的电压驱动到上下两个电源轨，并保持在稳态。最后，半导体存储装置的存储单元中存储的电荷将被输出到数据总线。

2、在对位于同一行的半导体存储装置进行多次“读”操作过程中，“读”操作的间隔时间是符合操作规范的固定值。在列选信号使能期间，感测放大器差分放大位线的变化所花费的时间占据了整个过程的大部分时间，在“读”操作的间隔时间固定的情况下，留给次级感测放大器（ssa）的时间余量可能不够，导致后续电压平衡器平衡数据总线上的电压还没达到平衡状态，下一个列选信号就使能，因而影响读出数据的准确性。

技术实现思路

1、本文中描述的实施例提供了一种存储阵列及提高存储阵列的数据读取准确度的方法。

2、根据本公开的第一方面，提供了一种存储阵列。存储阵列包括读操作控制电路和多个半导体存储装置。读操作控制电路耦接多个半导体存储装置。读操作控制电路包括：信号产生电路、升压电路。信号产生电路被配置为：根据读操作指示信号和待读取的半导体存储装置的地址信号来生成升压控制信号和针对待读取的半导体存储装置的列选信号和次级放大信号。其中，升压控制信号在读操作指示信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。列选信号在升压控制信号翻转为有效电平之后翻转为有效电平。次级放大信号在列选信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。升压电路被配置为根据升压控制信号来生成驱动电压并经由第一节点向半导体存储装置提供驱动电压。其中，在升压控制信号处于无效电平期间驱动电压等于第一电压。在升压控制信号处于有效电平期间驱动电压高于第一电压。半导体存储装置包括：第一开关电路、第一存储单元、第二开关电路、第三开关电路、第一感测放大器、第二感测放大器、电压平衡器。其中，第一开关电路被配置为在第一控制信号处于有效电平期间经由第二节点向第一感测放大器传递来自升压电路的驱动电压。第一控制信号在半导体存储装置的激活期间处于有效电平。第一存储单元被配置为：在半导体存储装置的激活期间通过字线使得第一存储单元中的第一储能器件与第一位线直接连接。第二开关电路被配置为：在列选信号处于有效电平期间使得第一位线与第一数据输入输出线直接连接。第三开关电路被配置为：在列选信号处于有效电平期间使得第二位线与第二数据输入输出线直接连接。第一感测放大器被配置为：根据驱动电压来放大第一位线与第二位线之间的电压差。第二感测放大器被配置为：在次级放大信号处于有效电平期间放大第一数据输入输出线和第二数据输入输出线之间的电压差。电压平衡器被配置为：在次级放大信号翻转为无效电平之后将第一数据输入输出线和第二数据输入输出线的电压拉回平衡状态下的电压值。

3、在本公开的一些实施例中，升压电路包括：第一电压比较器、第一反相器、第一传输门、第二传输门、第一晶体管、第一电容器、第一电阻器、第二电阻器、第三电阻器。其中，第一电压比较器的第一输入端被提供第一电压。第一电压比较器的第二输入端耦接第一传输门的输出端和第二传输门的输出端。第一电压比较器的输出端耦接第一晶体管的控制极。第一晶体管的第一极耦接电源电压端。第一晶体管的第二极耦接第一电阻器的第一端。第一反相器的输入端被提供升压控制信号。第一反相器的输出端耦接第一传输门的第一控制端和第二传输门的第二控制端。第一传输门的第二控制端被提供升压控制信号。第一传输门的输入端耦接第一电阻器的第二端、第二电阻器的第一端、第一电容器的第一端和第一节点。第二传输门的第一控制端被提供升压控制信号。第二传输门的输入端耦接第二电阻器的第二端和第三电阻器的第一端。第三电阻器的第二端耦接第一电容器的第二端和地电压端。

4、在本公开的一些实施例中，信号产生电路包括：列选信号产生电路、升压控制信号产生电路、次级放大信号产生电路。其中，列选信号产生电路被配置为：在读操作指示信号翻转为有效电平之后的第一时间段处对地址信号进行解码，以将地址信号所指向的待读取的半导体存储装置的列选信号翻转为有效电平，列选信号被维持处于有效电平达预设时间长度。升压控制信号产生电路被配置为：根据读操作指示信号、第一时间段和预设时间长度来生成升压控制信号。其中，升压控制信号在读操作指示信号翻转为有效电平之后的第二时间段处翻转为有效电平并在读操作指示信号翻转为有效电平之后的第三时间段处翻转为无效电平。第二时间段比第一时间段更短。第三时间段大于第一时间段与预设时间长度之和。次级放大信号产生电路被配置为：根据读操作指示信号、第一时间段和预设时间长度来生成次级放大信号。其中，次级放大信号在读操作指示信号翻转为有效电平之后的第四时间段处翻转为有效电平并在读操作指示信号翻转为有效电平之后的第五时间段处翻转为无效电平。第四时间段比第一时间段更长且比第一时间段与预设时间长度之和更短。第五时间段大于第一时间段与预设时间长度之和。

5、在本公开的一些实施例中，列选信号产生电路包括：第一延时电路、解码电路。其中，第一延时电路被配置为：将读操作指示信号延时第一时间段以生成第一延时信号。解码电路被配置为：在第一延时信号翻转为有效电平时对地址信号进行解码，以将地址信号所指向的待读取的半导体存储装置的列选信号翻转为有效电平，列选信号被维持处于有效电平达预设时间长度。

6、在本公开的一些实施例中，升压控制信号产生电路包括：第二延时电路、第三延时电路、或门。其中，第二延时电路被配置为：将读操作指示信号延时第二时间段以生成第二延时信号。第三延时电路被配置为：将第二延时信号延时第六时间段以生成第三延时信号。第六时间段等于第三时间段减去第二时间段与预设时间长度之和。或门的第一输入端被提供第二延时信号。或门的第二输入端被提供第三延时信号。从或门的输出端输出升压控制信号。

7、在本公开的一些实施例中，次级放大信号产生电路包括：第四延时电路、第五延时电路、第二反相器、第三反相器、与非门。其中，第四延时电路被配置为：将读操作指示信号延时第四时间段以生成第四延时信号。第五延时电路被配置为：将读操作指示信号延时第五时间段以生成第五延时信号。第二反相器的输入端耦接第五延时电路的输出端。第二反相器的输出端耦接与非门的第一输入端。与非门的第二输入端耦接第四延时电路的输出端。与非门的输出端耦接第三反相器的输入端。从第三反相器的输出端输出次级放大信号。

8、在本公开的一些实施例中，第一开关电路包括第二晶体管。其中，第二晶体管的控制极被提供第一控制信号。第二晶体管的第一极耦接第一节点。第二晶体管的第二极耦接第二节点。

9、在本公开的一些实施例中，感测放大器包括：第三至第六晶体管。其中，第三晶体管的控制极耦接第二位线。第三晶体管的第一极耦接第一位线。第三晶体管的第二极耦接第二节点。第四晶体管的控制极耦接第一位线。第四晶体管的第一极耦接第二位线。第四晶体管的第二极耦接第二节点。第五晶体管的控制极耦接第二位线。第五晶体管的第一极耦接第一位线。第五晶体管的第二极耦接第六晶体管的第二极和地电压端。第六晶体管的控制极耦接第一位线。第六晶体管的第一极耦接第二位线。

10、在本公开的一些实施例中，第三晶体管和第四晶体管是p型晶体管。第五晶体管和第六晶体管是n型晶体管。

11、根据本公开的第二方面，提供了一种提高根据本公开的第一方面所述的存储阵列的数据读取准确度的方法。该方法包括：向字线提供有效电平以使得第一存储单元所存储的电压被提供到第一位线，使得驱动电压等于第一电压，根据驱动电压来放大第一位线与第二位线之间的电压差；向信号产生电路提供读操作指示信号和待读取的半导体存储装置的地址信号；在读操作指示信号翻转为有效电平之后的第二时间段处，将升压控制信号翻转为有效电平，将驱动电压升高，根据升高的驱动电压来放大第一位线与第二位线之间的电压差；在读操作指示信号翻转为有效电平之后的第一时间段处对地址信号进行解码，以将地址信号所指向的待读取的半导体存储装置的列选信号翻转为有效电平，使得第一位线与第一数据输入输出线直接连接并且第二位线与第二数据输入输出线直接连接；在读操作指示信号翻转为有效电平之后的第四时间段处，将次级放大信号翻转为有效电平，放大第一数据输入输出线和第二数据输入输出线之间的电压差；在读操作指示信号翻转为有效电平之后的第三时间段处，将升压控制信号翻转为无效电平，使得驱动电压等于第一电压；在读操作指示信号翻转为有效电平之后的第五时间段处，将次级放大信号翻转为无效电平，将第一数据输入输出线和第二数据输入输出线的电压拉回平衡状态下的电压值。