一种延时控制电路、方法和半导体存储器与流程

本公开涉及半导体，尤其涉及一种延时控制电路、方法和半导体存储器。

背景技术：

1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。

2、以动态随机存取存储器(dynamic random access memory，dram)为例，错误检查与清除(error check and scrub，ecs)操作允许dram内部读取、修改检测到的错误码字，并将修正后的数据写回存储阵列。在执行ecs操作的过程中，dram需要不同命令来实现不同的功能，内部产生不同命令之间存在时序的要求。然而，在实际应用中，不同命令之间的时序可能不满足时序条件，影响了存储器的性能。

技术实现思路

1、本公开实施例提供了一种延时控制电路、方法和半导体存储器。

2、第一方面，本公开实施例提供了一种延时控制电路，包括译码模块和延时模块，其中：

3、所述译码模块，用于接收模式寄存器信号，对所述模式寄存器信号进行译码处理，生成至少一个译码信号；

4、所述延时模块包括至少一个延时子模块，用于根据所述至少一个译码信号从所述至少一个延时子模块中确定被选择的目标延时模块，根据所述目标延时模块和外部时钟信号对接收到的初始命令信号进行延时处理，得到目标命令信号；其中，所述目标命令信号与所述初始命令信号之间的时间间隔满足预设时序条件。

5、在一些实施例中，所述译码模块，具体用于对所述模式寄存器信号进行译码处理，确定延时时间间隔；根据所述延时时间间隔，生成所述至少一个译码信号；其中，所述延时时间间隔与所述外部时钟信号的时钟频率之间具有对应关系。

6、在一些实施例中，所述至少一个延时子模块的数量为n个，n为大于0的整数，其中：

7、在所述至少一个延时子模块中，每一个所述延时子模块的第一输入端均与所述初始命令信号连接；

8、当n等于1时，所述延时子模块的第二输入端与地信号连接，所述延时子模块的输出端用于输出所述目标命令信号；

9、当n大于1时，第1个延时子模块的第二输入端与地信号连接，第i个延时子模块的第二输入端与第i-1个延时子模块的输出端连接，第n个延时子模块的输出端用于输出所述目标命令信号，i为大于1且小于或等于n的整数。

10、在一些实施例中，所述译码模块，还用于在生成所述至少一个译码信号的过程中，若第j个译码信号为第一值，则确定除所述第j个译码信号之外的其他译码信号均为第二值；其中，所述第一值与所述第二值不同，且j为大于0且小于或等于n的整数。

11、在一些实施例中，第j个延时子模块与第j个译码信号之间具有对应关系，其中：

12、所述延时模块，用于在所述第j个译码信号的取值为第一值的情况下，将所述第j个延时子模块至第n个延时子模块确定为所述目标延时模块；以及通过所述第j个延时子模块至第n个延时子模块对所述初始命令信号进行延时处理，得到所述目标命令信号。

13、在一些实施例中，所述第j个延时子模块包括第j个选择模块和第j个移位寄存模块，且所述第j个选择模块的第一输入端用于接收所述初始命令信号，所述第j个选择模块的第二输入端用于接收第一输入信号，所述第j个选择模块的输出端与所述第j个移位寄存模块的输入端连接，其中：

14、所述第j个选择模块，用于接收所述第j个译码信号，根据所述第j个译码信号在所述初始命令信号和所述第一输入信号中选择第j个目标输入信号；

15、所述第j个移位寄存模块，用于接收所述外部时钟信号和所述第j个目标输入信号，根据所述外部时钟信号对所述第j个目标输入信号进行延时处理，得到第j个目标输出信号；

16、其中，当j等于1时，所述第一输入信号为所述地信号；当j大于1且小于或者等于n时，所述第一输入信号为第j-1个移位寄存模块输出的第j-1个目标输出信号；以及，当j等于n时，第n个目标输出信号为所述目标命令信号。

17、在一些实施例中，所述第j个移位寄存模块包括m个移位寄存器，每一个所述移位寄存器的时钟端均与所述外部时钟信号连接，m为大于0的整数，其中：

18、当m等于1时，第一个所述移位寄存器的输入端与第j个选择模块的输出端连接，第一个所述移位寄存器的输出端用于输出所述第j个目标输出信号；

19、当m大于1时，第一个所述移位寄存器的输入端与第j个选择模块的输出端连接，第y个所述移位寄存器的输入端与第y-1个所述移位寄存器的输出端连接，第m个所述移位寄存器的输出端用于输出所述第j个目标输出信号；其中，y为大于1且小于或者等于m的整数。

20、在一些实施例中，所述移位寄存器，用于将所述移位寄存器的输入端接收到的信号延迟第一时钟周期进行输出。

21、在一些实施例中，所述移位寄存器包括l个触发器，且所述l个触发器串接在一起，l为大于0的整数，其中：

22、所述l个触发器的时钟端均与所述外部时钟信号连接，所述触发器的输出端与下一个所述触发器的输入端连接。

23、在一些实施例中，所述初始命令信号包括激活信号，所述目标命令信号包括读信号；或者，所述初始命令信号包括读信号，所述目标命令信号包括写信号；或者，所述初始命令信号包括写信号，所述目标命令信号包括预充电信号。

24、在一些实施例中，所述延时控制电路还包括缓冲模块，其中，

25、所述缓冲模块，用于接收错误检查与清除ecs信号，并根据所述ecs信号生成所述初始命令信号。

26、在一些实施例中，所述ecs信号支持下述两种操作模式：基于mpc命令的手动ecs操作模式和基于自刷新命令的自动ecs操作模式。

27、第二方面，本公开实施例提供了一种延时控制方法，应用于第一方面所述的延时控制电路，所述方法包括：

28、通过译码模块接收模式寄存器信号，对所述模式寄存器信号进行译码处理，生成至少一个译码信号；

29、通过延时模块接收所述至少一个译码信号、初始命令信号和外部时钟信号，根据所述至少一个译码信号从所述延时模块包括的至少一个延时子模块中确定被选择的目标延时模块，以及根据所述目标延时模块和所述外部时钟信号对所述初始命令信号进行延时处理，得到目标命令信号；

30、其中，所述目标命令信号与所述初始命令信号之间的时间间隔满足预设时序条件。

31、第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面所述的延时控制电路。

32、在一些实施例中，所述半导体存储器包括动态随机存取存储器dram。

33、本公开实施例提供了一种延时控制电路、方法和半导体存储器，延时控制电路包括译码模块和延时模块，其中：译码模块，用于接收模式寄存器信号，对模式寄存器信号进行译码处理，生成至少一个译码信号；延时模块包括至少一个延时子模块，用于根据至少一个译码信号从至少一个延时子模块中确定被选择的目标延时模块，根据目标延时模块和外部时钟信号对接收到的初始命令信号进行延时处理，得到目标命令信号；其中，目标命令信号与初始命令信号之间的时间间隔满足预设时序条件。这样，基于模式寄存器信号可以生成至少一个译码信号，进而根据这至少一个译码信号来确定目标延时模块，然后基于目标延时模块，由外部时钟信号对初始命令信号进行延时处理，得到目标命令信号，此时的目标命令信号和初始命令信号之间的时间间隔满足预设时序条件；如此，该延时控制电路能够满足存储器内部自产生命令之间的时序控制要求，同时由于这至少一个译码信号与外部时钟信号的时钟频率相关，从而还能够选择出与外部时钟信号的时钟频率相对应的目标延时模块，使得在不同的时钟频率下，命令信号之间的时间间隔均满足预设时序条件，进而提升存储器的性能。