具有突发模式地址比较器的伪双端口SRAM的制作方法

本申请涉及存储器，并且更具体地涉及具有突发模式地址比较器的伪双端口sram。

背景技术：

1、静态随机存取存储器(sram)中的位单元被布置成行和列。通过断言对应行字线的电压来存取行。在用于行的字线被断言的情况下，用于位单元的与所断言的行相交的列的读出放大器可进行位决策。每一列具有由位线和补码位线形成的位线对。在读取操作之前，对位线对进行预充电。在到所存取行的字线被断言的情况下，位线对中的位线中的一个位线将根据在所存取行和列的交叉点处的位单元中的所存储位的二元值而开始放电。因此，对于正常的读取操作，通过位线的预充电和放电来消耗功率，并且还通过随后的读出放大器操作来消耗功率。该正常读取操作在本文中还可表示为随机读取操作以将其与突发模式读取操作区分开。

2、如果每个读出放大器可锁存其位决策，则sram也可具有突发模式读取操作。例如，假设对行进行随机读取操作。耦合到由行横穿的位单元列的每个读出放大器然后可读出并锁存位决策。如果在对同一行进行写入操作之前对该行进行另一读取操作，则sram可调用突发模式读取操作来代替随机读取操作。在突发模式读取操作中，字线不被断言，位线中的任一个位线也不被放电。类似地，在突发模式读取操作中，读出放大器操作不消耗功率。因此，通过使用突发模式节省了大量功率。

技术实现思路

1、根据本公开的一方面，提供了一种用于存储器的地址比较器，该地址比较器包括：多个单位比较器，该多个单位比较器中的每个单位比较器包括多路复用器，该多路复用器被配置为在存储器读取操作期间选择读取地址位以提供选定位并且在存储器写入操作期间选择写入地址位以提供选定位，并且包括第一逻辑门，该第一逻辑门被配置为将选定位与存储的地址位进行比较以提供输出信号；和组合电路，该组合电路被配置为组合来自多个单位比较器中的每个单位比较器的输出信号以形成组合输出信号来控制存储器读取操作。

2、根据本公开的另一个方面，提供了一种用于pdp存储器的突发模式地址比较方法，该方法包括：响应于在第一存储器时钟循环期间第一随机读取操作的完成而复位突发模式阻断锁存器，以将突发模式阻断锁存器置于复位状态；在第一存储器时钟循环中的第一写入操作期间，响应于指示第一写入操作不被定向到在第一随机读取操作中寻址的位单元群组的第一地址比较而维持突发模式阻断锁存器的复位状态；在第一存储器时钟循环期间完成第一写入操作之后，响应于指示第二存储器时钟循环的读取地址被定向到位单元群组中的位单元的第二地址比较以及响应于突发模式阻断锁存器被维持处于复位状态，断言突发模式使能信号以提供所断言的突发模式使能信号；以及在第二存储器时钟循环期间，响应于所断言的突发模式使能信号来对位单元群组中的位单元执行突发模式读取操作。

3、根据本公开的又一个方面，提供了一种用于存储器的地址比较器，该地址比较器包括：具有多个输出端子的多个一位地址比较器，该多个一位地址比较器中的每个一位地址比较器包括多路复用器，该多路复用器耦合到相应读取地址输入端子并且耦合到相应写入地址输入端子；和组合电路，该组合电路被配置为组合来自多个单位比较器中的每个单位比较器的输出信号以在组合输出信号端子上形成组合输出信号。

4、最后，根据本公开的另一个方面，提供了一种用于伪双端口(pdp)存储器的突发模式地址比较器，该突发模式地址比较器包括：地址存储器，该地址存储器被配置为存储用于位单元群组的地址以提供存储的地址；地址多路复用器，该地址多路复用器被配置为在用于pdp读取操作的读取地址与用于pdp写入操作的写入地址之间进行选择以提供选定地址；多个第一逻辑门，该多个第一逻辑门被配置为响应于选定地址等于所存储的地址来断言位比较信号；脉冲锁存器，该脉冲锁存器被配置为当突发复位信号处于复位状态时响应于位比较字的断言来断言突发模式信号；和突发模式阻断锁存器，该突发模式阻断锁存器被配置为在pdp写入操作期间响应于位比较字的断言来对突发复位信号进行置位，并且在pdp读取操作完成之后将突发复位信号复位到复位状态。

5、通过下面的具体实施方式，可更好地理解这些和附加有利特征。

技术特征：

1.一种用于存储器的地址比较器，包括：

2.根据权利要求1所述的地址比较器，其中每个单位比较器中的所述多路复用器包括第一开关和第二开关。

3.根据权利要求1所述的地址比较器，其中所述多个单位比较器中的每个单位比较器包括被配置为存储所存储的地址位的第一存储元件。

4.根据权利要求1所述的地址比较器，还包括：

5.根据权利要求4所述的地址比较器，还包括：

6.根据权利要求5所述的地址比较器，其中所述第二存储元件包括置位-复位锁存器，所述地址比较器还包括：

7.根据权利要求6所述的地址比较器，还包括

8.根据权利要求7所述的地址比较器，其中所述置位逻辑门是与门或与非门，所述与门或所述与非门具有耦合到用于写入操作时钟信号的节点的第一输入端子并且具有耦合到所述第一晶体管的所述栅极的第二输入端子。

9.根据权利要求4所述的地址比较器，还包括：

10.根据权利要求4所述的地址比较器，还包括

11.根据权利要求10所述的地址比较器，其中所述第一晶体管和所述第二晶体管各自包括n型金属氧化物半导体(nmos)晶体管。

12.根据权利要求4所述的地址比较器，其中所述存储器包括：

13.根据权利要求12所述的地址比较器，其中所述字线驱动器被配置为响应于所述读取控制信号的解除断言来在随机读取操作期间断言所述字线的电压，并且响应于所述读取控制信号的断言来在突发模式读取操作期间不断言所述字线的所述电压。

14.根据权利要求12所述的地址比较器，其中所述存储器还包括：

15.根据权利要求14所述的地址比较器，其中所述时钟电路被进一步配置为在随机读取操作期间响应于所述控制信号来断言其输出端子，并且在突发模式读取操作期间响应于所述控制信号来使其输出端子放电。

16.根据权利要求14所述的地址比较器，其中所述读出放大器包括一对交叉耦合的与非门。

17.一种用于伪双端口存储器的突发模式地址比较的方法，包括：

18.根据权利要求17所述的方法，还包括：

19.根据权利要求18所述的方法，还包括：

20.一种用于存储器的地址比较器，包括：

21.根据权利要求20所述的地址比较器，还包括：

22.根据权利要求21所述的地址比较器，其中每个多路复用器包括一对传输门，所述地址比较器还包括：

23.根据权利要求22所述的地址比较器，其中所述时钟电路包括耦合到用于所述控制信号的所述节点的输入端子。

24.根据权利要求20所述的地址比较器，其中所述地址比较器包括在蜂窝电话中。

25.一种用于伪双端口存储器的地址比较器，包括：

26.根据权利要求25所述的地址比较器，其中所述伪双端口存储器包括：

27.根据权利要求26所述的地址比较器，其中所述伪双端口存储器还包括：

28.根据权利要求25所述的地址比较器，其中所述多个第一逻辑门中的每个第一逻辑门是异或门。

29.根据权利要求25所述的地址比较器，其中所述地址多路复用器包括多个传输门。

技术总结提供了一种存储器，该存储器被配置为实践两种不同模式的读取操作，诸如正常读取操作和突发模式读取操作两者。在一个示例中，该存储器是伪双端口存储器。该存储器可包括地址比较器以执行时分多路复用，从而首先将读取地址与存储的地址进行比较，并且然后将写入地址与该存储的地址进行比较。技术研发人员：A·B·帕勒拉,晶昌镐,郑春明受保护的技术使用者：高通股份有限公司技术研发日：技术公布日：2024/4/29