一种具有强非线性响应的可重构强PUF电路及方法

本发明涉及集成电路设计及信息安全硬件加密，具体地，涉及一种具有强非线性响应的可重构强puf电路及方法。

背景技术：

1、物理不可克隆函数(physical unclonable function,puf)是一种将由制造工艺引入的随机物理差异作为熵源以获得硬件特定实例的安全指纹的安全原语。制造工艺偏差带来的物理差异会影响器件的物理尺寸和材料特性，从而导致其电学和磁学特性的变化，最终决定puf的行为。puf是面向硬件安全的基本单元模块，可以在不需要内存驻留密钥的情况下实现安全的设备身份验证。puf可以在数学上表示为一个能将激励转化为响应的函数，从而产生对每个实例来说都是唯一且不可克隆的激励-响应对(crp)空间。puf可以根据crp的数量被分类为弱puf和强puf，弱puf仅支持随着面积线性增长的有限的crp空间，而强puf支持随面积指数增长的超大的crp空间。

2、公开号为cn116738504a的中国申请公开了一种puf模块及集成puf功能的mram，先使用击穿电路向puf数据阵列输出击穿电压，以随机地将puf数据阵列中的部分磁性隧道结击穿为短路态，然后使用失效控制电路随机的将puf数据阵列中剩余的磁性隧道结写为平行态或反平行态并控制puf数据写电路的写入操作功能失效，以防止puf数据单元中的数据被意外窜改；最后，选定两组参考单元并使用两个puf数据读取电路以读取mram单元的当前状态，然后利用读取的结果来构建mram芯片的物理不可克隆函数puf。该方案在初始化mram芯片各个存储单元的状态时，需要额外引入一个击穿电路以获得短路态mram存储单元，而由于击穿电压值较高，可能在短时间内会对mram芯片的其余部分造成不可逆损伤从而导致芯片无法正常工作；同时，为了增大crp空间引入了mtj的短路态与断路态，并且使用两个具有不同参考电阻的读取电路以及两个周期来读取mtj的当前状态，增大了面积与时间的开销；同时，对参考电阻的选择采用了均值法，即利用mtj高阻与低阻之间的均值作为参考电阻，使得读取的可靠性下降；此外，直接读取mtj当前状态来产生puf输出，其crp空间随着mram单元数的增加而线性增大，尽管其mtj拥有更多的状态，但是crp空间仍然较小。

3、公开号为cn110706727a的中国申请公开了磁性随机存取存储器及基于stt mram的可重构puf方法，将所有存储单元位置及各存储单元对应电流作为输入，初始化时，排列位线上左右可能的mtj并联配置组合并计算各并联配置对应的位线并联电流，将位线并联电流差值最大的k组对应的位线对mtj并联组合配置作为激励，而将位线对并联电流对比结果作为响应；k为所需要的响应位数。该方案在确定作为激励的mtj并联组合配置时需要两两比较并从大到小排序以取出k个位线对，这需要非常多且复杂逻辑控制的外围电路和时间开销。

技术实现思路

1、针对现有技术中存在的问题，本发明提供了一种具有强非线性响应的可重构强puf电路及方法，使得puf响应拥有很强的非线性，从而显著提高安全性，同时提升puf在速度、功耗、面积等方面的性能。

2、为实现上述技术目的，本发明采用如下技术方案：一种具有强非线性响应的可重构强puf电路，包括：stt-mram存储单元阵列、奇数阵列访存晶体管、偶数阵列访存晶体管、奇数阵列激励选择晶体管、偶数阵列激励选择晶体管、阵列选择电路asc、感测放大电路sa、第二行译码器、第三行译码器；

3、所述stt-mram存储单元阵列中的每一个stt-mram存储单元分别用于存储数据信息“0”或“1”；

4、所述奇数阵列访存晶体管由所有奇数位的阵列访存晶体管组成，所述奇数阵列访存晶体管对stt-mram存储单元阵列中对应奇数位的stt-mram存储单元进行访存；

5、所述偶数阵列访存晶体管由所有偶数位的阵列访存晶体管组成，所述偶数阵列访存晶体管对stt-mram存储单元阵列中对应偶数位的stt-mram存储单元进行访存；

6、所述奇数阵列激励选择晶体管由所有奇数位的阵列激励选择晶体管组成，所述奇数阵列激励选择晶体管用于控制stt-mram存储单元阵列中对应奇数位的stt-mram存储单元的写入信号；

7、所述偶数阵列激励选择晶体管由所有偶数位的阵列激励选择晶体管组成，所述偶数阵列激励选择晶体管用于控制stt-mram存储单元阵列中对应偶数位的stt-mram存储单元的写入信号；

8、所述阵列选择电路asc根据第二行译码器的指令从stt-mram存储单元阵列中选择一条奇数行stt-mram存储单元，所述阵列选择电路asc根据第三行译码器的指令从stt-mram存储单元阵列中选择一条偶数行stt-mram存储单元，将选择的一条奇数行stt-mram存储单元、一条偶数行stt-mram存储单元输入感测放大电路sa中进行阻值比较，输出比较结果。

9、进一步地，所述stt-mram存储单元阵列由n×n个磁隧道结组成。

10、进一步地，所述阵列选择电路asc由n个传输门和n个或门组成，每个奇数位或门的栅极对应连接一个第二行译码器的输出端，所述奇数位或门的漏极对应连接一个奇数位传输门的使能端，所有奇数位传输门的输出端与感测放大电路sa的一个输入端连接；每个偶数位或门的栅极对应连接一个第三行译码器的输出端，所述偶数位或门的漏极对应连接一个偶数位传输门的使能端，所有偶数位传输门的输出端与感测放大电路sa的另一个输入端连接。

11、进一步地，对于每一行中奇数位的磁隧道结，所述磁隧道结钉扎层一端引出的电极分别与一个奇数阵列访存晶体管的漏极、一个奇数阵列激励选择晶体管的源极对应连接，所述磁隧道结自由层一端引出的电极与奇数阵列bls激励连接。

12、进一步地，每一行奇数阵列访存晶体管的栅极与第一控制信号wls连接，每一行奇数阵列访存晶体管的源极与第二控制信号sls连接；每一行奇数阵列激励选择晶体管的栅极与对应的第二列译码器的输出端连接，每一行奇数阵列激励选择晶体管的漏极与阵列选择电路asc中对应奇数位传输门的输入端连接。

13、进一步地，对于每一行中偶数位的磁隧道结，所述磁隧道结钉扎层一端引出的电极分别与一个偶数阵列访存晶体管的漏极、一个偶数阵列激励选择晶体管的源极对应连接，所述磁隧道结自由层一端引出的电极与偶数阵列bls激励连接。

14、进一步地，每一行偶数阵列访存晶体管的栅极与第一控制信号wls连接，每一行偶数阵列访存晶体管的源极与第二控制信号sls连接；每一行偶数阵列激励选择晶体管的栅极与对应的第二列译码器的输出端连接，每一行偶数阵列激励选择晶体管的漏极与阵列选择电路asc中对应偶数位传输门的输入端连接。

15、进一步地，所述奇数阵列bls激励、偶数阵列bls激励均由对应的第一列译码器的输出信号控制。

16、进一步地，所述第一控制信号wls由对应的第一行译码器的输出信号控制。

17、进一步地，本发明还提供了一种所述具有强非线性响应的可重构强puf电路的可重构方法，具体包括如下步骤：

18、a.通过开启奇数阵列bls激励、偶数阵列bls激励、奇数阵列访存晶体管激励、偶数阵列访存晶体管激励，将stt-mram存储单元阵列中的所有stt-mram存储单元位元初始化为设定的状态；

19、b.输入puf激励，通过将奇数阵列激励选择晶体管、偶数阵列激励选择晶体管的激励写入stt-mram存储单元阵列，得到stt-mram存储单元阵列中每个stt-mram存储单元的激励-响应对；

20、c.阵列选择电路asc根据第二行译码器的指令从stt-mram存储单元阵列中选择一条奇数行stt-mram存储单元，阵列选择电路asc根据第三行译码器的指令从stt-mram存储单元阵列中选择一条偶数行stt-mram存储单元，将选择的一条奇数行stt-mram存储单元、一条偶数行stt-mram存储单元输入感测放大电路sa中进行阻值比较，若奇数行stt-mram存储单元的电阻大于偶数行stt-mram存储单元的电阻，感测放大电路sa输出“1”；否则，感测放大电路sa输出“0”；

21、d.通过执行a步骤重新设置stt-mram存储单元阵列的状态，获得一个新的物理不可克隆函数puf，重复b、c步骤，实现可重构物理不可克隆函数puf。

22、与现有技术相比，本发明具有如下有益效果：

23、(1)本发明仅使用磁性隧道结mtj的高阻和低阻状态，不需要像先前方案提到的利用击穿电路来获得短路态磁性隧道结mtj，其稳定性更高；同时，本发明可以选择任意一条奇数行stt-mram存储单元、一条偶数行stt-mram存储单元，且每行stt-mram存储单元并联的stt-mram存储单元个数由用户所给激励决定，其crp呈指数增长，拥有更高的安全性、不可预测性与可靠性；

24、(2)本发明通过阵列选择电路asc选择stt-mram存储单元中的两条放电路径进行比较得到puf结果，避免了通过使用参考单元与数据单元进行比较来得到stt-mram存储单元存储的数据，一方面，本发明没有引入参考单元，简化了电路设计，减小了面积开销；另一方面，通过与自身单元进行比较，比较路径的差异会更大，提高了读取电路的可靠性；

25、(3)本发明中两条放电路径内的各个stt-mram存储单元的并联方式通过用户所给的激励来决定，从而大大提高非线性。相较于现有的方案，本发明所提出的强磁puf表现出更好的抗机器学习攻击的能力，提供更高级别的安全保障；

26、(4)本发明所提出的强磁puf可以对部分或全部磁性隧道结mtj位元写入不同的状态以进行重构，使其拥有更广泛的应用范围。