位线感测放大器和具有其的半导体存储器件的制作方法

本公开涉及半导体存储器件的位线感测放大器以及包括该位线感测放大器的半导体存储器件，更具体地，涉及其中感测放大器块在位线方向上排列的半导体存储器件的位线感测放大器以及包括该位线感测放大器的半导体存储器件。

背景技术：

1、半导体存储器件(诸如动态随机存取存储器(dram))的位线感测放大器是一种电路元件，可检测并放大因存储单元被访问后存储单元和位线之间的电荷共享而出现在位线上的小信号差，是半导体存储器件的操作的重要电路元件。位线感测放大器可以是当从存储单元读取数据时使用的读取电路的一部分。例如，位线感测放大器可以对多个存储单元执行读取、写入和擦除操作。

2、通常，半导体存储器件的位线的结构包括开放位线结构或折叠位线结构。具有开放位线结构的半导体存储器件包括从位线感测放大器在相反的方向上延伸的位线和互补位线(或反相位线)，具有折叠位线结构的半导体存储器件包括从位线感测放大器在相同的方向上延伸的位线和互补位线。位线和互补位线构成位线对。开放位线结构可以具有比折叠位线结构的特征尺寸更小的特征尺寸，而与开放位线结构相比，折叠位线结构可以提供更好的位线耦合噪声降低。

3、位线感测放大器可以设置在存储单元区域周围，并可以布置有其中多个感测放大器块在位线或互补位线延伸的方向上排列的结构(在下文称为多堆叠blsa结构)。具体地，多堆叠blsa结构可以更适合于单元上外围(cop)结构，在该结构中存储单元形成为在垂直方向上与诸如位线感测放大器的外围驱动电路重叠，并设置在与外围驱动电路的层不同的层处。

技术实现思路

1、本公开的实施方式提供一种半导体器件，其简化并增强位线感测放大器的内部布置。

2、本公开的实施方式提供一种半导体器件，其减小位线感测放大器的内部布线长度。

3、根据本公开的一实施方式的半导体存储器件的位线感测放大器包括：多个感测放大器块，包括检测并放大位线和互补位线之间的信号差的pmos驱动器和/或nmos驱动器，并在位线和互补位线延伸的第一方向上依次排列；多个列选择单元，根据第一列选择信号连接位线和局部输入/输出线；多个互补列选择单元，根据第二列选择信号连接互补位线和互补局部输入/输出线；多条列选择线，将第一列选择信号传输到所述多个列选择单元中的每个，并在与第一方向交叉的第二方向上延伸；以及多条互补列选择线，将第二列选择信号传输到所述多个互补列选择单元中的每个并在第二方向上延伸，其中所述多个列选择单元和所述多个互补列选择单元设置为分布在沿第一方向依次排列的所述多个感测放大器块之间。

4、所述多个感测放大器块中的每个可以设置在所述多个列选择单元中的一个和所述多个互补列选择单元中的一个之间。

5、可连接到所述多个感测放大器块中的一个的位线和互补位线可以分别连接到设置在所述多个感测放大器块中的与其连接的所述一个的两侧的所述多个列选择单元中的一个和所述多个互补列选择单元中的一个。

6、所述多条列选择线的至少一部分可以与所述多个列选择单元重叠，所述多条互补列选择线的至少一部分可以与所述多个互补列选择单元重叠。

7、所述多个感测放大器块可以包括依次排列的第一至第四感测放大器块，所述多个列选择单元可以包括第一至第四列选择单元，所述多个互补列选择单元可以包括第一至第四互补列选择单元。

8、第一互补列选择单元和第二列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第三互补列选择单元和第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。

9、第一列选择单元可以在第一感测放大器块的与第一互补列选择单元相反的一侧，第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。

10、第一互补列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。

11、第一列选择单元和第二列选择单元可以设置在第一感测放大器块的与第一互补列选择单元相反的一侧，第三互补列选择单元和第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。

12、第二列选择单元可以设置在第一列选择单元和第一感测放大器块之间，第三互补列选择单元可以设置在第四互补列选择单元和第四感测放大器块之间。

13、所述多个列选择单元和所述多个互补列选择单元可以是nmos晶体管。

14、根据一实施方式的半导体存储器件包括：存储单元阵列，其中布置多个存储单元；以及位线感测放大器，对所述多个存储单元执行读取、写入和擦除操作，其中位线感测放大器包括：多个感测放大器块，所述多个感测放大器块包括检测并放大位线和互补位线之间的信号差的pmos驱动器和/或nmos驱动器，并且在位线和互补位线延伸的第一方向上依次排列；多个列选择单元，根据第一列选择信号连接位线和局部输入/输出线；多个互补列选择单元，根据第二列选择信号连接互补位线和互补局部输入/输出线；多条列选择线，将第一列选择信号传输到所述多个列选择单元中的每个并在与第一方向交叉的第二方向上延伸；以及多条互补列选择线，将第二列选择信号传输到所述多个互补列选择单元中的每个并在第二方向上延伸，所述多个列选择单元和所述多个互补列选择单元设置为分布在沿第一方向依次排列的所述多个感测放大器块之间。

15、通过将存储单元阵列设置在与位线感测放大器的层不同的层上，存储单元阵列可以设置为与位线感测放大器重叠。

16、存储单元阵列可以设置在位线感测放大器的任一侧。

17、存储单元阵列和位线感测放大器可以以开放位线结构连接。

18、存储单元阵列和位线感测放大器可以以折叠位线结构连接。

19、所述多个感测放大器块可以包括依次排列的第一至第四感测放大器块，所述多个列选择单元可以包括第一至第四列选择单元，所述多个互补列选择单元可以包括第一至第四互补列选择单元，第一互补列选择单元和第二互补列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第三互补列选择单元和第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。

20、第一列选择单元可以设置在第一感测放大器块的与第一互补列选择单元相反的一侧，第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。

21、所述多个感测放大器块可以包括依次排列的第一至第四感测放大器块，所述多个列选择单元可以包括第一至第四列选择单元，所述多个互补列选择单元可以包括第一至第四互补列选择单元，第一互补列选择单元可以设置在第一感测放大器块和第二感测放大器块之间，第二互补列选择单元和第三列选择单元可以设置在第二感测放大器块和第三感测放大器块之间，第四列选择单元可以设置在第三感测放大器块和第四感测放大器块之间。

22、第一列选择单元和第二列选择单元可以设置在第一感测放大器块的与第一互补列选择单元相反的一侧，第三互补列选择单元和第四互补列选择单元可以设置在第四感测放大器块的与第四列选择单元相反的一侧。

23、根据本公开的一实施方式的半导体存储器件的位线感测放大器可以通过在感测放大器块之间设置列选择单元来简化排列结构。

24、此外，根据本公开的一实施方式的半导体存储器件的位线感测放大器可以通过在感测放大器块之间设置列选择单元来减小位线感测放大器的内部布线长度。

25、根据本公开的一实施方式的半导体存储器件的位线感测放大器可以通过在感测放大器块之间设置列选择单元来减少需要设置在位线感测放大器内部的每单位面积的布线的数量。