存储器内计算操作的位线读取的准确度的制作方法

实施例涉及利用静态随机存取存储器(sram)阵列的存储器内计算电路，并且具体地，涉及一种读取电路和自测试电路，其通过考虑在存储器内计算操作的sram阵列的多行的同时存取期间读取电流的变量而提供增强的读取准确性。

背景技术：

1、参考图1，图1示出了存储器内计算电路10的示意图。电路10利用静态随机存取存储器(sram)阵列12，其由以具有n行和m列的矩阵格式布置的标准6t sram存储器单元14形成。作为替换，可以使用具有类似功能和拓扑的标准8t存储单元或sram。每个存储器单元14被编程为存储用于存储器内计算操作的计算权重或内核数据的位。在此上下文中，存储器内计算操作被理解为支持存储在存储器的多位单元中的多位权重的高维矩阵向量乘法(mvm)的形式。位单元组(在多位权重的情况下)可以被认为是虚设突触元素。计算权重的每个位具有逻辑“1”或逻辑“0”值。

2、每个sram单元14包括字线wl和一对互补位线blt和blc。8t型sram单元还包括读字线rwl和读位线blr。矩阵的公共行中的单元14通过公共字线wl(以及通过8t型实现中的公共读字线rwl)彼此连接。矩阵的公共列中的单元14通过一对公共互补位线blt和blc(以及通过8t型实现中的公共读位线blr)彼此连接。每个字线wl，rwl由字线驱动器电路16驱动，所述字线驱动器电路16可实施为cmos驱动器电路(例如，形成逻辑反相器电路的串联连接的p沟道和n沟道mosfet晶体管对)。施加到字线且由字线驱动器电路16驱动的字线信号由输入到存储器内计算电路10的特征数据生成且由行控制器电路18控制。列处理电路20感测m列的互补位线对blt和blc上(和/或读取位线blr上)的模拟信号，并从这些模拟信号生成用于存储器内计算操作的决策输出。列处理电路20可以被实现为支持这样的处理，其中列上的模拟信号首先被单独处理，然后接着是多个列输出的重新组合。

3、尽管未在图1中明确示出，但是应当理解，电路10还包括本领域技术人员已知的常规行解码，列解码和读写电路，用于将计算权重的位写入存储器阵列12的sram单元14，以及从存储器阵列12的sram单元14读取计算权重的位。

4、现在参考图2，每个存储单元14包括两个交叉耦合的cmos反相器22和24，每个反相器包括串联连接的p沟道和n沟道mosfet晶体管对。反相器22和24的输入和输出被耦合以形成锁存电路，该锁存电路具有存储所存储数据位的互补逻辑状态的真数据存储节点qt和互补数据存储节点qc。单元14还包括两个转移(传输门)晶体管26和28，其栅极端子由字线wl驱动。晶体管26的源极－漏极路径连接在真数据存储节点qt和与真位线blt相关联的节点之间。晶体管28的源极－漏极路径连接在互补数据存储节点qc和与补码位线blc相关联的节点之间。每个反相器22和24中的p沟道晶体管30和32的源极端子经耦合以在高电源节点处接收高电源电压(例如，vdd)，而每个反相器22和24中的n沟道晶体管34和36的源极端子经耦合以在低电源节点处接收低电源电压(例如，接地(gnd)参考)。虽然图2专门针对6t型单元的使用，但是本领域技术人员将认识到，8t型单元被类似地配置，并且将进一步包括耦合到存储节点之一的信号路径，并且包括耦合到读取位线blr和由读取字线rwl上的信号驱动的栅极的转移(传输门)晶体管。字线驱动器电路16还通常经耦合以在高电源节点处接收高电源电压(vdd)且参考低电源节点处的低电源电压(gnd)。

5、行控制器电路18执行选择字线wl<0>到wl<n－1>中的哪些字线将在存储器内计算操作期间被并行地同时访问(或致动)的功能，以及根据用于该存储器内计算操作的特征数据来控制将脉冲信号施加到字线的功能。仅作为示例，图1示出了利用脉冲字线信号同时致动所有n条字线，应当理解，存储器内计算操作可以替代地利用少于sram阵列的所有行的同时致动。给定互补位线对blt和blc上(或8t型实施方案中的读取位线rbl上)的模拟信号取决于存储在对应列的存储器单元14中的计算权重的位的逻辑状态和施加到那些存储器单元14的脉冲字线信号的宽度。

6、图1所示的实现方式示出了用于所施加的字线信号的脉宽调制(pwm)形式的示例，所述字线信号用于存储器内计算操作。对所施加的字线信号使用pwm或周期脉冲调制(ptm)是用于基于乘累加(mac)操作的向量的线性度的存储器内计算操作的常用技术。脉冲字线信号格式可以进一步发展为编码脉冲序列，以管理存储器内计算操作的特征数据的块稀疏性。因此，应认识到，当响应于所接收的特征数据来同时驱动多个字线时，可使用用于所施加的字线信号的任意组的编码方案。此外，在更简单的实施方案中，应了解的是，在同时致动中所施加的所有字线信号可替代地具有相同的脉冲宽度。

7、图3是时序图，示出了对于给定的存储器内计算操作，示例性脉宽调制字线信号同时施加到sram阵列12中的多行存储单元14，以及电压va,t和va,c分别在一对相应的互补位线blt和blc上随时间的发展。电压va取决于其大小是存储器单元电流icell之和的位线读取电流(ir)，并且取决于由于存储在存储器单元14中的计算权重的位的特征数据和逻辑状态而导致的字线信号的脉冲宽度。如图所示的电压va电平的表示仅仅是一个例子。在完成存储器内计算操作的计算周期之后，电压va电平返回到位线预充电vdd电平。

8、所属领域的技术人员认识到，由于存储器单元电流icell和对应的位线读取电流ir的变量，输出电压va电平可存在高度变量。电流的这种变量不利地影响存储器内计算操作的测量准确度。如果用于存储器内计算操作的读取电路能够解决位线(读取)电流变量，则将是有利的。如果可标识给定列的变量较少的位线且随后将其选择用于读取操作中，那么这也将是有利的。

技术实现思路

1、在实施例中，存储器内计算电路包括：存储器阵列，其包括以具有多行和多列的矩阵布置的多个静态随机存取存储器(sram)单元，每个行包括连接到所述行的所述sram单元的字线，并且每个列包括连接到所述列的所述sram单元的第一位线和第二位线；用于每个行的字线驱动器电路，其具有经连接以驱动所述行的字线的输出；行控制器电路，其被配置为通过经由所述字线驱动器电路向所述字线施加脉冲来同时致动所述多个字线以用于存储器内计算操作；以及列处理电路，其包括耦合到所述第一位线和所述第二位线的读取电路。

2、每个读取电路包括：第一电压感测电路，其被配置为感测响应于所述存储器内计算操作而在所述第一位线上生成的第一位线电压，并且生成第一感测信号；第二电压感测电路，其被配置为感测响应于所述存储器内计算操作而在所述第二位线上生成的第二位线电压，并且生成第二感测信号；以及处理电路，其被配置为对所述第一感测信号和所述第二感测信号进行求平均，以生成指示所述存储器内计算操作的结果的输出信号。

3、第一电压感测电路包含被配置为实施第一编码操作的第一模数转换器电路。第二电压感测电路包含被配置为实施第二编码操作的第二模数转换器电路。第二编码操作是第一编码操作的逻辑反相。

4、在一个实施例中，提出了一种用于存储器内计算电路的读取方法，存储器内计算电路包括：存储器阵列，其包括以具有多行和多列的矩阵布置的多个静态随机存取存储器(sram)单元，每个行包括连接到所述行的所述sram单元的字线，并且每个列包括连接到所述列的所述sram单元的第一位线和第二位线；用于每个行的字线驱动器电路，其具有经连接以驱动所述行的字线的输出；及行控制器电路，其被配置为通过经由所述字线驱动器电路将脉冲施加到所述字线来同时致动所述多个字线以用于存储器内计算操作。所述读取方法包括：感测响应于所述存储器内计算操作而在所述第一位线上生成的第一位线电压，以生成第一感测信号；感测响应于所述存储器内计算操作而在所述第二位线上生成的第二位线电压，以生成第二感测信号；以及对所述第一感测信号和所述第二感测信号求平均以生成指示所述存储器内计算操作的结果的输出信号。

5、感测第一位线电压包括使用第一编码操作执行第一模数转换。感测第二位线电压包括使用第二编码操作执行第二模数转换。第二编码操作是第一编码操作的逻辑反相。

6、在实施例中，存储器内计算电路包括：存储器阵列，其包括以具有多行和多列的矩阵布置的多个静态随机存取存储器(sram)单元，每个行包括连接到所述行的所述sram单元的字线，并且每个列包括连接到所述列的所述sram单元的第一位线和第二位线；用于每个行的字线驱动器电路，其具有经连接以驱动所述行的字线的输出；行控制器电路，其被配置为通过经由所述字线驱动器电路向所述字线施加脉冲来同时致动所述多个字线以用于存储器内计算操作；列处理电路，包括用于每列的读取电路；及测试电路，其被配置为标识每个列中的所述第一及第二位线中的哪一者具有变量较少的读取电流且将所述第一及第二位线中的所述经标识的一者耦合到所述读取电路以用于所述存储器内计算操作。

7、测试电路通过将第一和第二位线上的模拟读取信号(电流/电压)与第一和第二阈值之间定义的阈值窗口进行比较来标识每个列中的第一和第二位线中的哪一者具有较少变量的读取电流。

8、在一个实施例中，提出了一种用于存储器内计算电路的测试方法，包括：存储器阵列，其包括以具有多行和多列的矩阵布置的多个静态随机存取存储器(sram)单元，每个行包括连接到所述行的所述sram单元的字线，并且每个列包括连接到所述列的所述sram单元的第一位线和第二位线；用于每个行的字线驱动器电路，其具有经连接以驱动所述行的字线的输出；行控制器电路，其被配置为通过经由所述字线驱动器电路向所述字线施加脉冲来同时致动所述多个字线以用于存储器内计算操作，以及用于每个列的读取电路。该测试方法包括：将列的存储器单元编程到第一逻辑状态；依序驱动所述列的所述行的所述字线；将响应于每个字线驱动器而在第一位线上生成的模拟信号与阈值窗口进行第一比较；响应于所述第一比较的结果递增第一计数值；将所述列的存储器单元编程到与所述第一逻辑状态相对的第二逻辑状态；依序驱动所述列的所述行的所述字线；将响应于每个字线驱动器而在第二位线上生成的模拟信号与阈值窗口进行第二比较；响应于所述第二比较的结果递增第二计数值；以及基于所述第一和第二计数值的比较，将所述第一位线和所述第二位线中的一者标识为具有较少变量的读取电流。

9、第一位线和第二位线中被标识的一者被耦合到用于存储器内计算操作的读取电路。