延迟控制电路以及包括该延迟控制电路的存储器模块的制作方法

本发明构思涉及一种延迟控制电路以及一种包括该延迟控制电路的存储器模块。

背景技术：

1、动态随机存取存储器(dram)是一种将数据的每个位存储在存储单元中的ram。通常用作电子系统的主存储器的dram往往具有高速度和高集成度。这样的dram可以包括多个输入/输出引脚。在多个输入/输出引脚当中，可以包括多个命令/地址引脚。

2、为了使命令和数据通过多个命令/地址引脚被准确地发送到dram，在预先确定的数据位时间内将信号输入到多个命令/地址引脚。随着dram变得更快，数据位时间减少。结果，需要信号被几乎同时地输入到多个命令/地址引脚。

3、为了训练dram使得信号被几乎同时地输入到多个命令/地址引脚，可以采用以恒定步长(step)来延迟命令/地址信号的延迟单元。

技术实现思路

1、本发明构思的实施例提供一种延迟控制电路，用以对延迟单元的工艺-电压-温度(pvt)特性进行补偿，使得所述延迟单元以恒定步长延迟输入信号。

2、本发明构思的实施例提供一种延迟控制电路，用以基于半导体器件的工作频率来控制延迟单元，使得所述延迟单元不管所述工作频率如何都以恒定步长延迟输入信号。

3、本发明构思的实施例提供一种存储器模块，所述存储器模块包括存储器控制器，所述存储器控制器不管存储器件的工作频率如何都以恒定步长延迟信号、并使用延迟了所述恒定步长的所述信号来训练所述存储器件。

4、根据本发明构思的实施例，提供了一种延迟控制电路，所述延迟控制电路包括：延迟单元，所述延迟单元包括多个偏置反相器、多个第一rc电路和多个第二rc电路，其中，所述延迟单元响应于步长码的值来激活一定数目的第一rc电路，将从外部输入的信号延迟基于所激活的第一rc电路的数目的延迟时间，并输出延迟后的信号；zq校准器，所述zq校准器包括多个上拉电路和多个下拉电路，其中，所述zq校准器调整激活的上拉电路的数目和激活的下拉电路的数目，以调整传输线的阻抗，并且向所述多个偏置反相器输入基于与所述激活的上拉电路的数目和所述激活的下拉电路的数目相对应的校准码的上拉电压和下拉电压；以及步长调整器，所述步长调整器包括第一环形振荡器，所述第一环形振荡器包括多个测试延迟单元，所述多个测试延迟单元具有与所述延迟单元的电路结构等同的电路结构，其中，所述步长调整器基于取决于包括在所述第一环形振荡器中的所述第二rc电路是否被激活的脉冲周期来确定所述第一rc电路和所述第二rc电路的特性，并且基于所述特性和所述延迟控制电路的工作频率来激活一定数目的第二rc电路。

5、根据本发明构思的实施例，提供了一种延迟控制电路，所述延迟控制电路包括：延迟单元，所述延迟单元包括多个偏置反相器、多个第一rc电路和多个第二rc电路，其中，所述延迟单元基于从外部输入的步长码的值来激活一定数目的第一rc电路，将从外部输入的信号延迟基于所激活的第一rc电路的数目的延迟时间，并输出延迟后的信号；zq校准器，所述zq校准器用于调整zq校准码的值以调整传输线的阻抗，并且用于向所述多个偏置反相器输入基于所述zq校准码的上拉电压和下拉电压；以及步长调整器，所述步长调整器用于基于取决于所述第二rc电路是否被激活的延迟时间来确定所述第二rc电路的特性，并且根据所述特性和所述延迟控制电路的工作频率来确定要激活的第二rc电路的数目，以控制所述延迟单元的延迟时间以与所述工作频率无关的恒定步长增加。

6、根据本发明构思的实施例，提供了一种存储器模块，所述存储器模块包括：存储器件，所述存储器件包括多个命令/地址引脚；以及存储器控制器，所述存储器控制器用于向所述多个命令/地址引脚输入多个信号，其中，所述存储器控制器包括用于将输入信号延迟基于步长码的值的延迟时间的延迟单元，使用查找表和zq校准码来调整所述延迟单元，使得所述延迟时间根据所述步长码的值增加恒定步长，并且使用调整后的延迟单元来调整从其输出所述多个信号中的每个信号的时序，使得所述多个信号被同时地输入到所述多个命令/地址引脚。

技术特征：

1.一种延迟控制电路，所述延迟控制电路包括：

2.根据权利要求1所述的延迟控制电路，其中，所述延迟控制电路还向所述多个偏置反相器施加基于所述步长码的值的偏置电压。

3.根据权利要求2所述的延迟控制电路，其中，所述偏置电压被预先确定为具有使所述延迟时间随着输入到所述延迟单元的所述步长码的值增加而线性地增加的值。

4.根据权利要求2所述的延迟控制电路，其中，所述偏置电压随着输入到所述延迟单元的所述步长码的值增加而具有更大的值。

5.根据权利要求2所述的延迟控制电路，其中，所述多个偏置反相器中的每一个偏置反相器包括：

6.根据权利要求5所述的延迟控制电路，其中，所述多个偏置反相器中的每一个偏置反相器包括：

7.根据权利要求5所述的延迟控制电路，其中，所述多个偏置反相器中的每一个偏置反相器响应于所述偏置电压来调整流入所述基本电路的电流量，以控制所述延迟单元的所述延迟时间线性地增加。

8.根据权利要求1所述的延迟控制电路，其中，所述多个第一rc电路和所述多个第二rc电路中的每一者包括：

9.根据权利要求1所述的延迟控制电路，其中，每一个所述第一rc电路的时间常数等于每一个所述第二rc电路的时间常数。

10.根据权利要求1所述的延迟控制电路，其中，所述步长码是z位码,其中z是自然数，

11.根据权利要求1所述的延迟控制电路，其中，所述步长调整器激活所述一定数目的第二rc电路，以控制所述延迟时间根据所述步长码增加恒定延迟步长，并且

12.根据权利要求1所述的延迟控制电路，其中，所述步长调整器还包括：

13.根据权利要求12所述的延迟控制电路，其中，所述计数器在从所述第一环形振荡器输出的脉冲维持逻辑高状态时对输入到所述计数器的时钟信号的上升沿或下降沿进行计数，以确定所述脉冲周期。

14.根据权利要求13所述的延迟控制电路，其中，所述时钟信号具有与所述工作频率相等的频率。

15.根据权利要求1所述的延迟控制电路，其中，所述步长调整器还包括：

16.根据权利要求15所述的延迟控制电路，其中，所述第一环形振荡器和所述第二环形振荡器并行地运行，并且

17.一种延迟控制电路，所述延迟控制电路包括：

18.一种存储器模块，所述存储器模块包括：

19.根据权利要求18所述的存储器模块，其中，所述恒定步长与所述存储器控制器的工作频率无关。

20.根据权利要求18所述的存储器模块，其中，所述存储器控制器包括用于从主机接收信号的输入/输出接口，并且在所述主机的控制下训练所述输入/输出接口时调整所述延迟单元。

技术总结提供了延迟控制电路以及包括该延迟控制电路的存储器模块。该延迟控制电路包括：延迟单元，其包括多个偏置反相器、多个第一RC电路和多个第二RC电路，其中，该延迟单元响应于步长码来激活一定数目的第一RC电路，将信号延迟基于所激活的第一RC电路的数目的延迟时间，并输出延迟后的信号；ZQ校准器，其包括上拉电路和下拉电路，该ZQ校准器调整激活的上拉电路和下拉电路的数目，并且向偏置反相器输入基于校准码的上拉电压和下拉电压；以及步长调整器，其包括第一环形振荡器，该第一环形振荡器包括测试延迟单元，该步长调整器确定第一RC电路和第二RC电路的特性，并且基于该特性和该延迟控制电路的工作频率来激活一定数目的第二RC电路。技术研发人员：李凡秀受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/16