基于延迟多次采样的低功耗时间数字转换器电路的制作方法

本发明属于时间测量，更具体地，涉及一种基于延迟多次采样的低功耗时间数字转换器电路。

背景技术：

1、时间数字转换器(time-to-digital converter,tdc)广泛应用于各种需要对相对时间进行精确测量的领域，如超声波探测、激光测距、全数字锁相环和粒子对撞机中的核反应成像等。在上述应用场景中，tdc作为其中相对时间测量的关键器件，其分辨率、转换速度、功耗、线性度等性能指标对系统整体性能有极大影响。tdc具有多种结构，如模拟tdc、延迟线型tdc、环振型tdc等。

2、常见的环形振荡器型tdc结构如图1所示，它使用环形振荡器的周期进行粗计数，使用环形振荡器的相位进行精计数，将测量精度提高到了环形振荡器周期的六分之一，且转换速度非常快。这种结构的时间数字转换器分辨率直接受限于工艺节点，使用大线宽工艺时分辨率较低。

3、现有技术一(cn113949378a)使用了类似方法，基于环形振荡器和余量产生电路，使用相对较小的面积和较低的功耗达到较高的线性度。上述的环振型tdc需要通过提高环振的频率来提高时间测量分辨率，这会导致电路整体功耗增加。且在环振频率很高时，为了达到足够的动态范围，需要增加计数器的位数，这也会导致芯片面积的增加。

4、现有技术二(cn113900368a)则使用内插型压控环形振荡器作为tdc的量化核心，其结构如图2所示，使用内插型压控环形振荡器可以在不提高环振频率的情况下产生更多的时钟相位，从而在时钟频率不变的情况下达到更高的时间分辨率，但这个tdc的时间分辨率依然取决于环形振荡器内部的延迟单元的单级延迟，为了进一步提高时间分辨率，还是需要提高环振的频率，或者通过增加相位数量、降低延迟单元的单级延迟来保持在频率不变的情况下提高测量精度。然而通常在环形振荡器的设计中，为了保证相位噪声性能，延迟单元中mos管的长宽不会取最小值，环振延迟单元的单级延迟会大于同工艺下的逻辑门延迟，对提高测量分辨率是不利的。

5、现有技术三(cn114047682a)使用两个全差分环形振荡器对时间进行测量，为环振游标型tdc，其通过使用全差分环形振荡器，解决了奇数级振荡器的版图匹配问题，并通过在环形振荡器内添加可调电容，来实现lsb的校准，从而克服pvt变化导致的时间分辨率偏移的情况。由于其是基于环振游标型tdc的结构，因此可以做到较高的时间分辨率，但存在转换速度慢的问题，且电路中有两个环形振荡器，芯片整体的功耗也比较大。

技术实现思路

1、本发明的目的是提出一种基于延迟多次采样的低功耗时间数字转换器电路，实现降低需要的时钟频率，提高测量分辨率。

2、为实现上述目的，本发明提出了一种基于延迟多次采样的低功耗时间数字转换器电路，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路；

3、所述输入控制电路用于在接收start/stop信号时控制所述多相环形振荡器开始/停止工作，并向所述可调延时线和所述相位锁存阵列输出采样信号；

4、所述多相环形振荡器用于产生n相时钟信号，并将n相时钟信号输出至所述所述相位锁存阵列、所述可调延迟线，所述第一时钟计数器和所述第二时钟计数器；

5、所述第一时钟计数器、所述第二时钟计数器用于进行时钟信号周期的粗计数，并输出至所述数字逻辑电路；

6、所述可调延迟线用于使用采样产生抽头采样信号串，并向所述相位锁存阵列输出所述抽头采样信号串，以及对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较，并将时间比较结果输出至所述数字逻辑电路，其中1≤i＜n；

7、所述相位锁存阵列包括m个相位锁存器，每个相位锁存器用于锁存一个抽头采样信号对应的n相时钟信号的值，并基于输入的所述n相时钟信号和对应的抽头采样信号输出细计数量化值；

8、所述数字逻辑电路用于根据所述时间比较结果对所述可调延迟线的延迟时间进行调整，使经过延时后的第i相时钟信号的上升沿与未经过延时的第i+1相时钟信号的上升沿同步，以及根据所述细计数量化值和所述粗计数的锁存值计算量化结果。

9、可选地，所述n相时钟信号的第1相时钟信号驱动所述第一时钟计数器进行时钟信号周期的粗计数；

10、当n为偶数时，所述n相时钟信号的第n/2相时钟信号驱动所述第二时钟计数器进行时钟信号周期的粗计数；

11、当n为奇数时，所述n相时钟信号的第(n+1)/2或第(n-1)/2相时钟信号驱动所述第二时钟计数器进行时钟信号周期的粗计数。

12、可选地，所述可调延迟线包括采样延迟线、时钟延迟线和时间比较器；

13、所述采样延迟线用于使用采样信号产生抽头采样信号串，并向所述相位锁存阵列输出所述抽头采样信号串；

14、所述时钟延迟线用于对第i相时钟信号进行多级延时并将延时后的第i相时钟信号输入至所述时间比较器；

15、所述时间比较器用于对输入的延时后的第i相时钟信号的上升沿与输入的未经过延时的第i+1相时钟信号的上升沿输入至所述时间比较器的时间进行比较，并将时间比较结果输出至所述数字逻辑电路。

16、可选地，所述采样延迟线和所述时钟延迟线均包括m个级联的延迟单元；

17、所述延迟单元包括第一反向器、数字控制电容和第二反向器，m个延迟单元中的m个第一反相器依次级联构成延迟线；

18、所述数字控制电容的一端与所述第一反向器的输出端连接，另一端接地，所述第二反相器的输入端与所述第一反向器的输出端连接；

19、所述采样延迟线中的每个所述第二反相器的输出端用于输出一个对应的抽头采样信号。

20、可选地，所述数字逻辑电路根据所述时间比较结果对延迟线控制字进行调节，以调节所述数字控制电容，使经过延时后的第i相时钟信号与未经过延时的第i+1相时钟信号接近同一时刻输入至所述时间比较器，完成上升沿的同步。

21、可选地，当完成上升沿的同步之后，确定所述可调延迟线中每一级延迟单元之间的延迟时间为其中，tclk为一个时钟信号的周期，n为所述多相环形振荡器产生时钟信号的相数，m为所述相位锁存阵列中相位锁存器的个数。

22、可选地，所述相位锁存阵列还包括第一与门电路；

23、所述第一与门电路的第一输入端用于接收所述多相环形振荡器产生的n相时钟信号，所述第一与门电路的第二输入端用于接收所述输入控制电路发出的采样信号；

24、所述相位锁存器的第一输入端用于接收所述第一与门电路的输出信号，所述相位锁存器的第二输入端用于接收所述可调延迟线输出的一个对应的抽头采样信号。

25、可选地，所述相位锁存器包括n个d锁存器、与n个d锁存器一一对应的n个第二与门电路和二进制编码器；

26、所述d锁存器包括d输入端、时钟输入端、正向输出端和反向输出端；

27、所述d锁存器的d输入端用于接收一个对应的接收时钟信号，所述时钟输入端用于接收一个对应的抽头采样信号；

28、第i个d锁存器的正向输出端与第i个第二与门电路的第一输入端连接，第i个d锁存器的反向输出端与第i+1个第二与门电路的第二输入端连接，其中1≤i＜n，第n个d锁存器的反向输出端与第1个第二与门电路的第二输入端连接；

29、每个第二与门电路的输出端均与所述二进制编码器连接。

30、可选地，所述相位锁存器仅在所述d锁存器的所述时钟输入端接收到采样信号后才使能。

31、可选地，还包括第三与门电路，所述第三与门电路的第一输入端和第二输入端分别与所述第一时钟计数器和所述第二时钟计数器的输出端连接，所述第三与门电路的输出端与所述数字逻辑电路连接；

32、在所述第一时钟计数器和所述第二时钟计数器完成结果锁存后，所述第三与门电路向所述数字逻辑电路输出转换结束信号。

33、本发明的有益效果在于：

34、本发明使用多相时钟与相位锁存器阵列多次采样，通过使用n相时钟和m个相位锁存器对时间进行细量化，能够获得的时间分辨率，通过适当的增加相位锁存器的数量就可以大幅降低环形振荡器的频率，可以在功耗较低的情况下达到逻辑门级延迟的时间分辨率。

35、本发明的系统具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本发明的特定原理。