延迟链分析系统及方法

本发明涉及集成电路，尤其涉及一种延迟链分析系统及方法。

背景技术：

1、时间数字转换器(tdc)是一种将时间域上模拟量转换为数字量的器件，一般用于需要高精度时间测量的领域，如卫星同步、激光雷达测距等。使用fpga实现的好处是具有可编程性和可集成性。基于超前进位加法器的延迟链(tapped delay line，tdl)架构是目前主流的fpga-tdc结构。这是由于fpga内部硬件电路结构中，加法器进位链具有最小的传播时间间隔。

2、这种技术的难点在于延迟链的测量及校准。传统上对延迟链码密度测试均使用一个低频的非相干信号作为测试信号。当测试数据量一定大时，认为测试信号均匀的落在延迟链上，则落在每个延迟单元内的测试信号数量反应了每个单元分别的延时时间。在制程较低、延迟链物理结构较简单的fpga中，可以较好的反映出信号的传递

3、加法器进位本身不是理想的延迟单元，由于超前进位加法器本身的性质，其进位并不完全按顺序输出，从而使延迟链的输出具有很大的气泡误码(bubble)，带来失真问题，导致系统的时间测量分辨率降低。

技术实现思路

1、本发明提供的延迟链分析系统及方法，能够减少延迟链的实际误码，提高系统的时间测量分辨率。

2、第一方面，本发明提供一种延迟链分析系统，所述系统包括测试信号发生器、fpga芯片及上位机；所述fpga芯片包括延迟链模块和集成逻辑分析仪，所述延迟链模块包括一个或多个延迟链，所述上位机包括测试控制器和数据分析器；所述测试信号发生器与所述fpga芯片连接，所述延迟链的输出端与所述集成逻辑分析仪连接，所述集成逻辑分析仪的输出与所述上位机连接；其中，

3、所述测试信号发生器，用于产生与延迟链时钟接近的测试信号；

4、所述延迟链，用于测量时间的微小间隔；

5、所述集成逻辑分析仪，用于连续抓取时钟上升沿时延迟链寄存器输出的温度码，并将此温度码传输至上位机；

6、所述测试控制器，用于控制测试进程，接收所述集成逻辑分析仪输出的温度码，并存储为可分析的文件；

7、所述数据分析器，用于分析所述测试控制器存储的文件，形成延迟时间表。

8、可选地，所述上位机还包括约束生成器，用于生成fpga的约束文件，控制延迟链的位置，优化fpga整体时序。

9、可选地，所述测试信号发生器使用高精度的信号发生器或者高精度的片上可调时钟芯片产生50％占空比的方波信号或正弦波信号。

10、可选地，所述延迟链模块中的多个延迟链的结构相同，包括依次连接的延迟信号链以及与每个延迟信号链分别相连的d触发器；其中，所述延迟信号链选用超前进位加法器进位链，与延迟信号链相连的d触发器与加法器处在同一个fpga slice结构内。

11、可选地，所述测试控制器和约束生成器由tcl脚本构成。

12、第二方面，本发明提供一种延迟链分析方法，所述方法包括：

13、确定系统参数；

14、将测试时钟分别接入多个延迟链，获取多个延迟链温度码测量结果，通过集成逻辑分析仪分别抓取多个延迟链温度码结果，将每条延迟链的数据分别存储为可分析的文件；

15、对集成逻辑分析仪采集到的单次测试的多组数据进行分析；

16、对同一延迟链的多次测试数据进行拟合，形成多次测试拟合的误码及触发次数统计结果；

17、将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表。

18、可选地，所述参数包括：测试时钟，集成逻辑分析仪单次抓取长度，可信误码长度、可信稳定信号长度、分析单元长度。

19、可选地，所述对集成逻辑分析仪采集到的单次测试的多组数据进行分析包括：对单个文件进行数据处理，得到单次测试的误码及其触发次数的统计结果，具体为：

20、建立基于分析单元的误码触发频次表；

21、对数据进行遍历，对于每个延迟单元，如本次触发的误码与上一条数据触发的误码不同，作为新发现的误码顺序填入表中，触发次数记为1，如本次触发的误码与上一条数据触发的误码相同，则此误码触发次数加1；

22、遍历结束后将频次表保存在文件中。

23、可选地，所述对同一延迟链的多次测试数据进行拟合包括：

24、读取一份测试的频次表，依次为基准建立总频次表；

25、读取一份未处理的频次表，对于相同的误码，在所述总频次表中将其触发次数相加，对于未出现在总频次表中的误码，根据其触发位置插入到总频次表中；

26、遍历此延迟链所有测试频次表后，保存总频次表；

27、根据总频次表和延迟链时钟，积分得到对应的延迟时间表。

28、可选地，所述将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表包括：

29、计算误码延迟时间；

30、将误码延迟时间组合为延迟时间表。

31、本发明实施例提供的延迟链分析系统及方法，能够将延迟链上的误码转化为虚拟的延迟单元，不仅能够减少延迟链的实际误码，同时比理想无误码情况的延迟链更加细分，提高了系统的时间测量分辨率。

技术特征：

1.一种延迟链分析系统，其特征在于，所述系统包括测试信号发生器、fpga芯片及上位机；所述fpga芯片包括延迟链模块和集成逻辑分析仪，所述延迟链模块包括一个或多个延迟链，所述上位机包括测试控制器和数据分析器；所述测试信号发生器与所述fpga芯片连接，所述延迟链的输出端与所述集成逻辑分析仪连接，所述集成逻辑分析仪的输出与所述上位机连接；其中，

2.根据权利要求1所述的系统，其特征在于，所述上位机还包括约束生成器，用于生成fpga的约束文件，控制延迟链的位置，优化fpga整体时序。

3.根据权利要求1或2所述的系统，其特征在于，所述测试信号发生器使用高精度的信号发生器或者高精度的片上可调时钟芯片产生50％占空比的方波信号或正弦波信号。

4.根据权利要求1或2所述的系统，其特征在于，所述延迟链模块中的多个延迟链的结构相同，包括依次连接的延迟信号链以及与每个延迟信号链分别相连的d触发器；其中，所述延迟信号链选用超前进位加法器进位链，与延迟信号链相连的d触发器与加法器处在同一个fpga slice结构内。

5.根据权利要求1或2所述的系统，其特征在于，所述测试控制器和约束生成器由tcl脚本构成。

6.一种延迟链分析方法，其特征在于，所述方法包括：

7.根据权利要求6所述的方法，其特征在于，所述参数包括：测试时钟，集成逻辑分析仪单次抓取长度，可信误码长度、可信稳定信号长度、分析单元长度。

8.根据权利要求6或7所述的方法，其特征在于，所述对集成逻辑分析仪采集到的单次测试的多组数据进行分析包括：对单个文件进行数据处理，得到单次测试的误码及其触发次数的统计结果，具体为：

9.根据权利要求6或7所述的方法，其特征在于，所述对同一延迟链的多次测试数据进行拟合包括：

10.根据权利要求6或7所述的方法，其特征在于，所述将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表包括：

技术总结本发明提供一种延迟链分析系统，包括测试信号发生器、FPGA芯片及上位机；FPGA芯片包括延迟链模块和集成逻辑分析仪，延迟链模块包括一个或多个延迟链，上位机包括测试控制器和数据分析器；测试信号发生器与FPGA芯片连接，延迟链的输出端与集成逻辑分析仪连接，集成逻辑分析仪的输出与上位机连接；测试信号发生器用于产生与延迟链时钟接近的测试信号；延迟链用于测量时间的微小间隔；集成逻辑分析仪用于连续抓取时钟上升沿时延迟链寄存器输出的温度码并传输至上位机；测试控制器用于控制测试进程，接收集成逻辑分析仪输出的温度码并存储为可分析的文件；数据分析器用于分析测试控制器存储的文件，形成延迟时间表。本发明能够减少延迟链的实际误码。技术研发人员：张大勇,杨晓帅,金智,申英俊,孙锴受保护的技术使用者：中国科学院微电子研究所技术研发日：技术公布日：2024/1/13