一种计数电路、延时监测电路和半导体存储器的制作方法

本公开涉及半导体存储器，尤其涉及一种计数电路、延时监测电路和半导体存储器。

背景技术：

1、在电子设备中，经常涉及通过计数电路对环路振荡器的振荡次数进行计数，以监测环路振荡器的脉冲周期。目前，计数电路输出的计数信号采用二进制编码形式，可能向环路振荡器中引入噪声，对电子设备带来不利影响。

技术实现思路

1、本公开提供了一种计数电路、延时监测电路和半导体存储器，能够降低开关噪声且提高计数准确率。

2、第一方面，本公开实施例提供了一种计数电路，该计数电路包括若干个计数模块；其中，计数电路，配置为接收时钟信号，通过若干个计数模块对时钟信号进行计数，得到计数信号；其中，一个计数模块配置为输出一组计数子信号，且一组计数子信号的编码方式为格雷编码，若干组计数子信号顺序组合形成计数信号，且计数信号的编码方式为格雷编码。

3、在一些实施例中，若干个计数模块包括第一计数模块、第二计数模块、第三计数模块和第四计数模块；其中，第一计数模块，配置为接收时钟信号，输出第一组计数子信号和第一进位时钟信号；第二计数模块，配置为接收第一进位时钟信号，输出第二组计数子信号和第二进位时钟信号；第三计数模块，配置为接收第二进位时钟信号，输出第三组计数子信号和第三进位时钟信号；第四计数模块，配置为接收第三进位时钟信号，输出第四组计数子信号。

4、在一些实施例中，每一个计数模块均包括时钟处理模块和计数处理模块；其中，时钟处理模块，配置为接收计数时钟信号，对计数时钟信号进行计数，输出内部时钟信号和相应的进位时钟信号；其中，计数时钟信号是指时钟信号、第一进位时钟信号、第二进位时钟信号、第三进位时钟信号中的一个；计数处理模块，配置为接收内部时钟信号，对内部时钟信号进行计数，输出相应的一组计数子信号。

5、在一些实施例中，计数模块，还配置为在计数时钟信号产生一个脉冲的情况下，控制进位时钟信号保持不变，并控制内部时钟信号完成一个脉冲周期产生一个脉冲，以改变一组计数子信号的计数值；或者，控制进位时钟信号完成一个脉冲周期产生一个脉冲，并控制内部时钟信号保持不变，以维持一组计数子信号的计数值不变。

6、在一些实施例中，计数处理模块包括计数值输出模块和编码模块；其中，计数值输出模块，配置为接收内部时钟信号和一组编码信号，根据内部时钟信号对一组编码信号进行采样，输出一组计数子信号；编码模块，配置为接收一组计数子信号，运算输出一组编码信号。

7、在一些实施例中，一组计数子信号包括a位计数子信号，一组编码信号包括a位编码信号；计数值输出模块包括a个第一触发器；其中，第i个第一触发器，其配置为接收内部时钟信号和第i位编码信号，并根据内部时钟信号对第i位编码信号进行采样，输出第i位计数子信号；i和a均为正整数，且i小于或等于a。

8、在一些实施例中，编码模块包括a个编码子模块，第i个编码子模块用于输出第i位编码信号，第i个编码子模块用于输出第i位编码信号；第i个编码子模块包括c个第一与门和一个第一或门；其中，第一与门，配置为接收一组计数子信号中的部分计数子信号，运算输出译码信号；第一或门，配置为接收c个第一与门各自输出的译码信号，运算输出第i位编码信号；其中，c为正整数。

9、在一些实施例中，时钟处理模块包括比较模块和时钟产生模块，且比较模块包括判断模块和参考模块；其中，判断模块，配置为接收一组编码信号和一组参考信号，对一组编码信号和一组参考信号进行比较，输出开关信号；参考模块，配置为接收计数时钟信号、开关信号和一组计数子信号，输出一组参考信号；时钟产生模块，配置为接收开关信号和计数时钟信号，输出内部时钟信号和进位时钟信号。

10、在一些实施例中，判断模块，还配置为在一组参考信号和一组编码信号对应相同的情况下，输出处于有效状态的开关信号；或者，在一组参考信号和一组编码信号并非对应相同的情况下，输出处于无效状态的开关信号；参考模块，还配置为在开关信号处于有效状态的情况下，利用一组计数子信号更新一组参考信号的电平状态；在开关信号处于无效状态的情况下，保持一组参考信号不变；

11、时钟产生模块，还配置为在计数时钟信号完成一个脉冲周期产生一个脉冲且开关信号处于无效状态的情况下，控制进位时钟信号保持不变，并控制内部时钟信号完成一个脉冲周期产生一个脉冲，以改变一组计数子信号的计数值；或者，在计数时钟信号完成一个脉冲周期产生一个脉冲且开关信号处于有效状态的情况下，控制进位时钟信号完成一个脉冲周期产生一个脉冲，并控制内部时钟信号保持不变，以维持一组计数子信号的计数值不变。

12、在一些实施例中，判断模块包括a个运算处理模块和第二与门；其中，第i个运算处理模块，配置为接收第i位编码信号和第i位参考信号，运算输出第i个运算值；其中，第i个运算值用于指示第i位编码信号和第i位参考信号是否相同；第二与门，用于接收a个运算处理模块输出的a个运算值，运算输出开关信号。

13、在一些实施例中，一组参考信号包括a位参考信号，参考模块包括a个参考子模块，第i个参考子模块用于输出第i位参考信号；其中，第i个参考子模块包括第一传输门、第二传输门和第二触发器；其中，第一传输门，配置为接收开关信号和第i位计数子信号，并在开关信号处于有效状态的情况下，将第i位计数子信号输出为中间传输信号；第二传输门，配置为接收开关信号的反相信号和第i位参考信号，并在开关信号处于无效状态的情况下，将第i位参考信号输出为中间传输信号；第二触发器，配置为接收计数时钟信号和中间传输信号，根据计数时钟信号对中间传输信号进行采样，输出第i位参考信号。

14、在一些实施例中，时钟产生模块包括传输子模块、采样子模块、第一运算子模块和第二运算子模块；其中，传输子模块，配置为根据开关信号对第一逻辑信号和第二逻辑信号进行选择以输出第一处理信号；采样子模块，连接传输子模块，配置为对第一处理信号进行采样，输出目标采样信号；第一运算子模块，接收目标采样信号和计数时钟信号，输出内部时钟信号；第二运算子模块，配置为接收目标采样信号和计数时钟信号，输出进位时钟信号。

15、在一些实施例中，传输子模块包括第三传输门和第四传输门；采样子模块包括第三触发器和第四触发器；第一运算子模块包括第三与门，第二运算子模块包括第三反相器和第五触发器；其中，第三传输门，配置为接收开关信号和第一标准逻辑信号，并在开关信号处于有效状态的情况下，将第一标准逻辑信号输出为第一处理信号；第四传输门，配置为接收开关信号的反相信号和第二标准逻辑信号，并在开关信号处于无效状态的情况下，将第二标准逻辑信号输出为第一处理信号；第三触发器，配置为根据计数时钟信号，对第一处理信号进行采样，输出中间采样信号；第四触发器，配置为根据计数时钟信号，对中间采样信号进行采样，输出目标采样信号；第三与门，配置为对计数时钟信号和目标采样信号进行与运算，输出内部时钟信号；第三反相器，配置为对目标采样信号反相以输出反相目标采样信号；第五触发器，配置为根据计数时钟信号对反相目标采样信号进行采样，输出进位时钟信号。

16、在一些实施例中，在a个第一触发器、第二触发器、第三触发器、第四触发器和第五触发器中，每一触发器还配置为接收各自的复位信号，并根据接收到的复位信号进行复位处理。

17、第二方面，本公开实施例提供了一种延时监测电路，延时监测电路用于监测采样信号是否存在由于第一参数造成的延迟，第一参数至少包括以下的其中之一：制程工艺参数、工作电压参数和工作温度参数；延时监测电路包括振荡器电路和如第一方面所述的计数电路；振荡器电路，用于输出时钟信号；其中，时钟信号的振荡周期与采样信号的延迟值相同；计数电路，配置为接收时钟信号；以及，在第一时间段和第二时间段内分别对时钟信号进行计数，得到第一计数结果和第二计数结果；其中，第一时间段和第二时间段的时间长度相同；其中，在第一计数结果和第二计数结果相同的情况下，确定采样信号不存在由于工艺条件参数造成的延迟；在第一计数结果和第二计数结果不同的情况下，确定采样信号存在由于工艺条件参数造成的延迟。

18、第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面所述的延时监测电路。

19、本公开实施例提供了一种计数电路、延时监测电路和半导体存储器，该计数电路采用分组格雷编码，在每次计数信号发生变化时仅涉及一个计数子信号的变化，即计数值跳变时涉及到的位切换(bit toggle)较少，降低开关噪声且提高计数准确率。