数据缓冲电路结构、多数据缓冲电路的布局结构及存储器的制作方法

本公开涉及半导体结构及版图设计领域，特别涉及一种数据缓冲电路结构、多数据缓冲电路的布局结构及存储器。

背景技术：

1、在dram的版图设计中，数据缓冲电路(data interbuffer)是数据输入和数据输出的通道，是用来接收外部数据和读取内部数据的重要接口。

2、在ddr5/lpddr5的电路中，数据缓冲电路包括：第一放大电路模块、第二放大电路模块和用于调节第二放大电路模块的输入信号的决策反馈均衡模块(decisionfeedbackequalization，dfe)，dfe是一种通过使用来自内存总线接收器的反馈来提供更好的均衡效果，从而来减少码间干扰的方法，在接收器锁存数据后张开数据眼图，更好的均衡效果还可以使ddr5/lpddr5中内存总线以更高的传输速率运行所需的更清晰的信号传输，且不会发生任何故障。

3、基于模块划分，通常将同一个模块的元件集中设置，导致部分dfe连接线和/或电源连线的长度过长，从而影响数据缓冲电路的性能，如何优化数据缓冲电路的版图结构，是优化数据缓冲电路的性能的一个关键因素。

技术实现思路

1、本公开实施例提供一种数据缓冲电路结构、多数据缓冲电路的布局结构及存储器，以减小均衡决策电路模块和电源提供模块的连线长度，进而优化数据缓冲电路的性能。

2、本公开一实施例提供了一种数据缓冲电路结构，包括：第一放大电路模块、第二放大电路模块、均衡决策电路模块及电源模块；其中，第一放大电路模块的输出端、第二放大电路模块的输入端和均衡决策电路模块的调节输出端通过信号线连接，且第一放大电路模块、第二放大电路模块、均衡决策电路模块及电源模块沿同一方向排列设置；电源模块包括第一电源提供单元和第二电源提供单元，其中，第一电源提供单元用于为第一放大电路模块和均衡决策电路模块供电，第二电源提供单元用于为第二放大电路模块供电；其中，第一电源提供单元与第一放大电路模块之间的最小距离小于第一电源提供单元与第二放大电路模块之间的最小距离；第二电源提供单元与第二放大电路模块之间的最小距离小于第二电源提供单元与第一放大电路模块之间的最小距离。

3、通过将电源模块设置为第一电源提供单元和第二电源提供单元，且第一电源提供单元靠近第一放大电路模块设置，第二电源提供单元靠近第二放大电路模块设置，减少了电源模块与第一放大模块、第二放大电路模块和均衡决策电路模块之间供电线的长度，进而优化数据缓冲电路的性能。

4、另外，第一放大电路模块，包括：p型晶体管单元和n型晶体管单元；第一电源提供单元位于p型晶体管单元和均衡决策电路模块之间；或者均衡决策电路模块位于p型晶体管单元与第一电源提供单元之间；或者p型晶体管单元位于均衡决策电路模块与第一电源提供单元之间。

5、另外，p型晶体管单元包括：第一p型晶体管，源极端子耦接第一电源提供单元；第二p型晶体管，源极端子耦接第一电源提供单元；n型晶体管单元包括：第一n型晶体管，源极端子耦接接地端，漏极端子耦接第一p型晶体管的漏极端子；第二n型晶体管，源极端子耦接接地端，漏极端子耦接第二p型晶体管的漏极端子。

6、另外，第一放大电路模块，还包括：第一复位晶体管，第一端耦接第一p型晶体管和第二p型晶体管的源极端子，第二端耦接接地端，控制端用于接收第一复位信号

7、另外，调节输出端包括第一调节输出端和第二调节输出端，信号线包括第一子信号线和第二子信号线，均衡决策电路模块，包括：第一判决反馈单元，输出端作为第一调节输出端，且耦接第一子信号线；第二判决反馈单元，输出端作为第二调节输出端，且耦接第二子信号线；第一子信号线耦接第一n型晶体管的漏极端子；第二子信号线耦接第二n型晶体管的漏极端子。

8、另外，第二放大电路模块，包括：第三n型晶体管，源极端子耦接接地端，栅极端子耦接第一子信号线；第四n型晶体管，源极端子耦接接地端，栅极端子耦接第二子信号线；第五n型晶体管，源极端子耦接第三n型晶体管的漏极端子；第六n型晶体管，源极端子耦接第四n型晶体管的漏极端子；第三p型晶体管，漏极端子耦接第五n型晶体管的漏极端子，源极端子耦接第二电源提供单元；第四p型晶体管，漏极端子耦接第六n型晶体管的漏极端子，源极端子耦接第二电源提供单元；第一输出信号线，连接第四p型晶体管的栅极端子、第六n型晶体管的栅极端子、第三p型晶体管的漏极端子；第二输出信号线，连接第三p型晶体管的栅极端子、第五n型晶体管的栅极端子、第四p型晶体管的漏极端子。

9、另外，第二放大电路模块，还包括：第二复位晶体管，第一端耦接第三n型晶体管的漏极端子，第二端耦接第四n型晶体管的漏极端子，控制端用于接收第二复位信号。

10、另外，第二放大电路模块，还包括：第一输出电路和第二输出电路，其中，第一输出电路耦接第一输出信号线，第二输出电路耦接第二输出信号线，第一输出电路和第二输出电路用于输出互补数据。

11、另外，第一放大电路模块、均衡决策电路模块、第二放大电路模块、第一电源提供单元、第二电源提供单元设置于器件层；信号线设置于第一金属互连层，第一金属互连层覆盖器件层；第一电源提供单元基于第一电源线连接第一放大电路模块和均衡决策电路模块，第二电源提供单元基于第二电源线连接第二放大电路模块；第一电源线和第二电源线设置于第二金属互连层，第二金属互连层覆盖第一金属互连层。

12、另外，第一电源提供单元、第一放大电路模块、均衡决策电路模块、第二放大电路模块和第二电源提供单元沿第一方向设置；第一判决反馈单元和第二判决反馈单元沿第二方向对称设置；第一p型晶体管和第二p型晶体管沿第二方向对称设置；第三p型晶体管和第四p型晶体管沿第二方向对称设置；第一n型晶体管和第二n型晶体管沿第二方向对称设置；第三n型晶体管和第四n型晶体管沿第二方向对称设置；第五n型晶体管和第六n型晶体管沿第二方向对称设置；第一方向和第二方向相互垂直。

13、另外，第一电源提供单元包括第一电源提供晶体管，第二电源提供单元包括第二电源提供晶体管；多个第一电源提供晶体管沿所述第一方向排列设置，且基于所述第一方向对称设置在所述第二方向上；多个第二电源提供晶体管沿所述第一方向排列设置，且基于所述第一方向对称设置在所述第二方向上，以使得与第一电源提供单元201和第二电源提供单元402相邻设置的晶体管的器件环境相同。

14、另外，第一电源提供晶体管、第一p型晶体管、第一判决反馈单元、第一n型晶体管、第三n型晶体管、第五n型晶体管、第三p型晶体管和第二电源提供晶体管沿第一方向排列设置；第一电源提供晶体管、第二p型晶体管、第二判决反馈单元、第二n型晶体管、第四n型晶体管、第六n型晶体管、第四p型晶体管和第二电源提供晶体管沿第一方向排列设置。

15、另外，第一电源提供晶体管、第一p型晶体管、第二p型晶体管和均衡决策电路模块设置于同一有源区中；第二电源提供晶体管、第三p型晶体管、第四p型晶体管设置于同一有源区中。

16、本公开另一实施例还提供了一种多数据缓冲电路的布局结构，包括：多个相邻设置的数据缓冲电路，其中，每一数据缓冲电路基于上述实施例提供的数据缓冲电路结构设置。

17、另外，数据缓冲电路中的均衡决策电路模块相互级联，其中，前一级均衡决策电路模块的输出端通过互联线连接后一级均衡决策电路模块的输入端，最后一级均衡决策电路模块的输出端通过互联线连接第一级均衡决策电路模块的输入端；相邻级联的均衡决策电路模块之间的互联线的长度相同；通过调整不同数据缓冲电路的位置设置，从而使得级联的数据缓冲电路中均衡决策电路模块之间的互联线的长度相同，且均衡决策电路模块之间的连线长度较短。

18、另外，相邻设置的第三级数据缓冲电路、第四级数据缓冲电路、第二级数据缓冲电路和第一级数据缓冲电路，互联线设置于第一互联区和第二互联区，第一互联区和第二互联区平行设置；第一级数据缓冲电路和第二级数据缓冲电路通过第一互联线连接，且第一互联线部分设置于第一互联区、部分设置于第二互联区；第二级数据缓冲电路和第三级数据缓冲电路通过第二互联线连接，且第二互联线设置于第一互联区；第三级数据缓冲电路和第四级数据缓冲电路通过第三互联线连接，且第三互联线部分设置于第一互联区、部分设置于第二互联区；第四级数据缓冲电路和第一级数据缓冲电路通过第四互联线连接，且第四互联线设置于第二互联区。

19、本公开又一实施例还提供了一种存储器，存储器中的数据缓冲电路基于上述实施例提供的数据缓冲电路结构设置，以减小均衡决策电路模块和电源提供模块的连线长度，进而优化数据缓冲电路的性能。