存储电路、存储装置、电子设备的制作方法

本技术涉及存储，尤其涉及一种存储电路、存储装置、电子设备。

背景技术：

1、大容量sram(静态随机存取存储器，static random access memory)的存储电路中通常采用多存储块(multi bank)形式，参考图1所示，多个bank中的lio(本地输入输出，local input output)电路通过全局位线gbl(global bitline)连接到mio(主要输入输出，main input output)电路，从而通过lio电路将bank中的读取数据传输至mio电路。其中，mio电路也可以称为全局输入输出(global input output)电路，即gio电路。

2、结合图1和图2(图1的局部示意图)所示，现有的lio电路将bank中的读取数据传输至mio电路的过程中，mio电路需要通过晶体管m1对全局位线gbl进行全局预充电(globalprecharge，gpre)，但是全局位线gbl存在漏电路径。因此，为了抵御数据传输中的漏电问题，现有技术中需要在mio电路中设置保持电路(keeper)，通过保持电路(keeper)来保持全局位线gbl上的数据。但是在数据传输中，保持电路(keeper)中的晶体管和lio电路中的晶体管m0会同时打开，使得保持电路(keeper)中的晶体管所在路径上的充放电能力与晶体管m0所在路径上的充放电能力之间存在一定的竞争关系；例如，在全局位线gbl进行读0操作时，晶体管m0路径上的放电能力需要大于keeper中所在路径上的充电能力，才能保证将全局位线gbl上的电位进行翻转(1转为0)；也就是说，keeper中的晶体管的设计需要进行匹配读0和读1的操作。并且在实际的电路设计时，在不同的pvt(process，voltage，temperature；工艺，电压，温度)的情况下，均需要保证保持电路(keeper)的电流强度匹配满足要求，从而导致保持电路(keeper)的设计复杂度高，导致流片测试功能失败等一系列问题。

技术实现思路

1、本技术提供一种存储电路、存储装置、电子设备，避免了采用保持电路(keeper)，通过lio电路进行“接力”预充电来维持全局位线(global bitline)的电位。

2、本技术提供一种存储电路，包括多个存储块、主要输入输出电路、全局位线。每一存储块中包括存储阵列以及与存储阵列连接的本地输入输出电路(mio电路或gio电路)；其中，本地输入输出电路(lio电路)中包括本地控制电路。主要输入输出电路中包括全局预充电单元，该全局预充电单元用于对全局位线进行全局预充电。本地控制电路被配置为：在全局预充电单元停止对全局位线进行全局预充电之前，对全局位线进行预充电(或者说接力预充电)；并且，并在完成预充电之后，将来自存储阵列中的读取信号输出至全局位线。

3、本技术实施例的存储电路中，无需设置保持电路(keeper)，而是通过在lio电路中设置新型结构的本地控制电路，在全局预充电单元停止对全局位线进行全局预充电之前，基于该本地控制电路的设置可以对全局位线进行预充电，也即通过本地控制电路能够“接力”全局预充电单元对全局位线进行预充电，以保证全局位线上的电位不被漏电拉翻。该存储电路中避免了因采用保持电路(keeper)来维持全局位线的电位，从而也就避免了对保持电路(keeper)中晶体管进行电流强度匹配设计，进而降低了存储电路的设计难度。

4、在一些可能实现的方式中，存储电路包括第一电压端、第二电压端。本地输入输出电路中还包括：灵敏放大电路；灵敏放大电路包括第一输入端、第一输出端、灵敏放大使能端、预充电压端。主要输入输出电路中还包括锁存器；全局预充电单元、锁存器、本地控制电路均与全局位线连接。本地控制电路包括第二输入端、第二输出端、本地预充信号端，且本地控制电路与第一电压端、第二电压端连接。第一输入端连接到存储阵列，第一输出端连接到第二输入端。第二输出端连接到全局位线。灵敏放大电路被配置为：在灵敏放大使能端和预充电压端的信号控制下，对第一输入端接收的来自存储单元的读取信号进行放大后，通过第一输出端输出至本地控制电路。本地控制电路还被配置为：在全局预充电单元停止对全局位线进行全局预充电之前，在本地预充信号端和第二输入端的信号控制下，将第一电压端的电位输出第二输出端对全局位线进行预充电；并且，在完成预充电之后，根据第二输入端输入的读取信号，将第一电压端或第二电压端的电位通过第二输出端输出至全局位线，以锁存至锁存器中。

5、在一些可能实现的方式中，本地控制电路包括第一反相器、第一n型晶体管、第一p型晶体管、第二p型晶体管。第一反相器的输入端与第一输出端连接，第一反相器的输出端连接到第一n型晶体管的栅极和第二p型晶体管的栅极。第一p型晶体管的栅极连接到本地预充信号端，第一p型晶体管的源极与第一电压端连接，第一p型晶体管的漏极与第二p型晶体管的源极连接，第二p型晶体管的漏极连接到全局位线；第一n型晶体管的源极与第二电压端连接，第一n型晶体管的漏极连接到全局位线。

6、在一些可能实现的方式中，本地控制电路还包括第二反相器；第二反相器的输入端与本地预充信号端连接，第二反相器的输出端与预充电压端连接，以通过本地预充信号端对灵敏放大电路进行预充电。

7、在一些可能实现的方式中，全局预充电单元包括第三p型晶体管、全局预充信号端。第三p型晶体管的栅极与全局预充信号端连接，第三p型晶体管的源极连接到第一电压端，第三p型晶体管的漏极连接到全局位线。

8、在一些可能实现的方式中，主要输入输出电路还包括延迟模块。延迟模块与全局位线、灵敏放大使能端、锁存器连接。延迟模块被配置为通过对全局位线上的信号进行延迟，并在灵敏放大使能端的信号控制下，向锁存器输出控制信号，以使得锁存器对全局位线上的信号锁存后提前关闭。

9、在一些可能实现的方式中，延迟模块包括延迟链、与非门、第三反相器。延迟链的输入端与全局位线连接，延迟链的输出端和与非门的第一输入端连接，与非门的第二输入端与灵敏放大使能端连接。与非门的输出端连接到锁存器的反相控制端和第三反相器的输入端；第三反相器的输出端连接到锁存器的正相控制端。

10、在一些可能实现的方式中，灵敏放大电路中包括：第四p型晶体管、第五p型晶体管、第六p型晶体管、第七p型晶体管、第二n型晶体管、第三n型晶体管、第四n型晶体管、第五n型晶体管、第六n型晶体管、第一节点、第二节点。第一输入端包括第一放大输入端和第二放大输入端。第四p型晶体管的栅极和第六p型晶体管的栅极均连接到预充电压端；第四p型晶体管、第五p型晶体管、第六p型晶体管、第七p型晶体管的源极均连接到第一电压端；第四p型晶体管和第五p型晶体管的漏极均连接第一节点，第六p型晶体管、第七p型晶体管的漏极连接第二节点；第五p型晶体管的栅极连接到第二节点；第七p型晶体管的栅极连接到第一节点，且第一节点连接到所述第一输出端。第二n型晶体管和第三n型晶体管的栅极均连接到隔离信号控制端，第二n型晶体管的源极连接到第一放大输入端，第二n型晶体管的漏极连接到第二节点。第三n型晶体管的源极连接到第二放大输入端，第三n型晶体管的漏极连接到第一节点。第四n型晶体管的栅极与第一节点连接，第四n型晶体管的漏极连接到第二节点，第四n型晶体管的源极连接到第六n型晶体管的漏极。第五n型晶体管的栅极与第二节点连接，第五n型晶体管的漏极连接到第一节点，第五n型晶体管的源极连接到第六n型晶体管的漏极。第六n型晶体管的栅极连接到灵敏放大使能端，第六n型晶体管的源极连接到第二电压端。

11、在一些可能实现的方式中，锁存器包括第八p型晶体管、第九p型晶体管、第十p型晶体管、第十一p型晶体管、第七n型晶体管、第八n型晶体管、第九n型晶体管、第十n型晶体管、第四反相器、正相控制端、反相控制端。第八p型晶体管的栅极连接到反相控制端，第八p型晶体管的源极连接到第一电压端，第八p型晶体管的漏极连接到第九p型晶体管的源极。第九p型晶体管的栅极连接到全局位线，第九p型晶体管的漏极连接到第四反相器的输入端；第四反相器的输出端连接到锁存器的输出端。第十p型晶体管的栅极连接到正相控制端，第十p型晶体管的源极连接到第一电压端，第十p型晶体管的漏极连接到第十一p型晶体管的源极。第十一p型晶体管的栅极连接到第四反相器的输出端，第十一p型晶体管的漏极连接到第四反相器的输入端。第七n型晶体管的栅极连接到全局位线，第七n型晶体管的漏极连接到第四反相器的输入端，第七n型晶体管的源极连接到第八n型晶体管的漏极。第八n型晶体管的栅极连接到正相控制端，第八n型晶体管的源极连接到第二电压端。第九n型晶体管的栅极连接到第四反相器的输出端，第九n型晶体管的漏极连接到第四反相器的输入端，第九n型晶体管的源极连接到第十n型晶体管的漏极。第十n型晶体管的栅极连接到反相控制端，第十n型晶体管的源极连接到第二电压端。

12、本技术实施例还提供一种如前述任一种可能实现的方式中提供的存储电路的控制方法，该控制方法包括：预充电阶段和数据读取阶段。其中，在预充电阶段包括：控制全局预充电单元开启，向全局位线进行全局预充电；并在全局预充电单元关闭之前，控制本地控制电路向全局位线进行预充电。在数据读取阶段包括：控制本地控制电路将来自存储阵列的读取信号输出至全局位线。

13、本技术实施例还提供一种存储装置，该存储装置中包括控制器以及如前述任一种可能实现的方式中提供的存储电路，该存储电路与控制器电连接。

14、本技术实施例还提供一种电子设备，该电子设备包括印刷线路板以及如前述任一种可能实现的方式中提供的存储装置；该存储装置与印刷线路板电连接。