一种存储器故障测试电路及方法与流程

本发明涉及存储器领域，特别是涉及一种存储器故障测试电路及方法。

背景技术：

1、在各类存储器，例如动态随机存储器(dram)或者磁性随机存储器(mram)的生产中，需要对存储器进行测试，在测试存储器时，一般是先向存储器中输入测试数据，再从该存储器中读出存储数据，通过比较写入存储器的测试数据与读出的存储数据是否一直来判断存储器中是否存在异常的存储单元。

2、为了提高产品的良率，存储器的测试过程发现的故障存储单元需要被修复，从而保证存储器可以正常存储数据。为了实现测试过程中存储器的可修复，存储器测试机一般都需要配备fam(fail address memory，失效地址存储模块)，也即现有技术中通常采用配备fam的存储器测试机对存储器进行测试。具体地，在将存储器中的存储数据与测试数据进行对比判断时，fam用于保存存储数据存在异常的存储单元的错误地址编码信息，从而使存储器测试机读取fam中保存的错误地址编码信息，以定位存储器中的异常存储单元，并对异常存储单元进行修复。

3、但是，由于配备fam的存储器测试机成本较高，且适应性较低，配备fam的存储器测试机只能作为存储器测试使用，因此，设计一种成本低，且适应性高的存储器故障测试电路是本领域技术人员亟待解决的问题。

技术实现思路

1、本发明的目的是提供一种存储器故障测试电路及方法，测试机只用于数据存储和存储单元的修复，对测试机的选择要求较低，因此测试机适应性较强，且成本较低。

2、为解决上述技术问题，本发明提供了一种存储器故障测试电路，包括测试机、错误地址保存电路、数据错误检测电路以及待测存储器；

3、所述测试机的数据输出端与所述待测存储器的数据输入端以及所述数据错误检测电路的第一数据输入端连接，地址获取端与所述错误地址保存电路的输出端连接，用于将测试数据写入所述待测存储器的各个存储单元中以及所述数据错误检测电路中，并从所述错误地址保存电路中获取各个错误地址编码信息，对各个所述错误地址编码信息对应的存储单元进行修复；

4、所述数据错误检测电路的第二数据输入端与所述待测存储器的数据输出端连接，输出端与所述错误地址保存电路的输入端连接，用于将所述待测存储器中各个存储单元存储的存储数据与所述测试数据分别进行对比，并在检测到存储数据异常的存储单元时向所述错误地址保存电路发送异常指令；

5、所述错误地址保存电路用于基于所述异常指令保存存储数据异常的各个所述存储单元的错误地址编码信息。

6、优选地，所述数据错误检测电路包括数据缓存电路和数据比较电路；所述数据缓存电路的数据输入端与所述测试机的数据输出端连接，数据输出端与所述数据比较电路的第一数据输入端连接；所述数据比较电路的第二数据输入端与所述待测存储器的数据输出端连接，输出端与所述错误地址保存电路的输入端连接；

7、所述数据比较电路用于将所述待测存储器中各个存储单元存储的存储数据与所述数据缓存电路中存储的所述测试数据分别进行对比，并在检测到存储数据异常的存储单元时向所述错误地址保存电路发送异常指令。

8、优选地，所述测试数据包括n个数据位；

9、所述数据比较电路包括n个异或门与一个或门；第i个所述异或门的第一输入端与所述待测存储器的第i个数据位输出端连接，第二输入端与所述数据缓存电路的第i个数据位输出端连接，i为不大于n的正整数，n为正整数；

10、所述或门的各个输入端与各个所述异或门的输出端连接；

11、第i个所述所述异或门用于将所述测试数据的第i个数据位与所述存储数据的第i个数据位进行比较，若不一致则输出高电平；

12、所述或门用于在任意一个所述异或门输出高电平时输出高电平至所述错误地址保存电路，以将所述异常指令发送至所述错误地址保存电路。

13、优选地，所述测试机为ate测试机。

14、优选地，所述测试机的数据输入端与所述待测存储器的数据输出端连接，还用于将所述待测存储器中各个存储单元存储的存储数据与所述测试数据分别进行对比，并将存储数据异常的存储单元的错误地址编码信息进行存储。

15、优选地，所述测试机为包括fam的存储器测试机。

16、优选地，所述fam用于将存储数据异常的存储单元的错误地址编码信息进行存储。

17、优选地，所述测试机的地址输出端与所述错误地址保存电路的地址输入端以及所述待测存储器的地址输入端连接，还用于按照各个所述存储单元的地址顺序，将各个所述存储单元的地址编码信息依次发送至所述数据错误检测电路和所述待测存储器；

18、所述待测存储器用于在每次接收到所述地址编码信息时将所述地址编码信息对应的存储单元中存储的所述存储数据发送至所述数据错误检测电路；

19、所述错误地址保存电路具体用于在接收到所述测试机发送的所述地址编码信息之后，若接收到所述异常指令，则将所述测试机发送的所述地址编码信息存储为所述错误地址编码信息。

20、优选地，所述待测存储器包括地址译码电路、存储阵列以及io选通模块；所述地址译码电路的输入端与所述测试机的地址输出端连接，输出端与所述存储阵列的输入端连接；所述存储阵列的数据交互端与io选通模块的数据交互端连接；所述io选通模块的数据输入端与所述测试机的数据输出端连接，数据输出端与所述数据错误检测电路连接；

21、所述存储阵列用于存储所述测试机通过所述io选通模块发送的所述测试数据，并在所述地址译码电路接收到所述测试机发送的所述地址编码信息时，将所述地址译码电路对应的存储单元中存储的存储数据通过所述io选通模块发送至所述数据错误检测电路。

22、为解决上述技术问题，本发明提供了一种存储器故障测试方法，应用于如上述所述的存储器故障测试电路中的测试机，包括：

23、将测试数据写入所述待测存储器的各个存储单元中以及所述数据错误检测电路中；

24、按照各个所述存储单元的地址顺序，将各个所述存储单元的地址编码信息依次发送至所述错误地址保存电路和所述待测存储器，以使所述待测存储器在接收到所述地址编码信息时将所述地址编码信息对应的存储单元的存储数据发送至所述数据错误检测电路，使所述错误地址保存电路在接收到所述数据错误检测电路发送的异常指令时将接收到的所述地址编码信息存储为错误地址编码信息；

25、在所述数据错误检测电路对各个所述存储单元的存储数据与所述测试数据进行对比结束后，从所述错误地址保存电路中获取各个所述错误地址编码信息；

26、对各个所述错误地址编码信息对应的存储单元进行修复。

27、本技术提供了一种存储器故障测试电路及方法，涉及存储器领域包括测试机、错误地址保存电路、数据错误检测电路以及待测存储器，其中测试机将测试数据写入待测存储器的各个存储单元中以及数据错误检测电路中之后，数据错误检测电路将待测存储器中各个存储单元中的存储数据与测试数据进行对比，并在检测到存储数据异常的存储单元时向错误地址保存电路发送异常指令，以使错误地址保存电路保存存储数据异常的各个存储单元的错误地址编码信息，测试机再对从错误地址保存电路中获取的各个错误地址编码信息对应的存储单元进行修复。本技术中测试机只用于数据存储和存储单元的修复，对测试机的选择要求较低，因此测试机适应性较强，且成本较低。