通用核心至加速器通信体系结构的制作方法

本公开总体上涉及计算机处理器领域。更具体地，实施例涉及用于增强的性能和/或可编程性的通用核心至加速器通信体系结构。

背景技术：

1、一些片上加速器可以通过包括存储器映射的输入/输出(memory mapped input/output,mmio)读/写操作、设备直接存储器访问(direct memory access,dma)读/写、和/或中断/轮询操作的技术的组合进行通信。此类方法可能会引起通信期间的多种低效，诸如慢的mmio写速度、共享队列管理开销(例如，由于动态请求批大小和/或头/尾更新)、乱序执行和服务质量(quality of service,qos)问题、缓存行跳动(其中缓存行被不必要地跨多个缓存移动)等。

2、因此，如果此类通信问题得到充分解决，则片上加速器会更高效地操作。

技术实现思路

技术特征：

1.一种装置，所述装置包括：

2.如权利要求1所述的装置，其中，所述存储器用于存储要由所述发送代理和所述接收代理共享的环形缓冲器。

3.如权利要求1至2中的任一项所述的装置，其中，所述环形缓冲器用于提供所述通信信道。

4.如权利要求1至3中的任一项所述的装置，其中，所述发送代理和所述接收代理中的一者用于生成所述通信信道。

5.如权利要求1至4中的任一项所述的装置，其中，所述存储器包括最后一级缓存(llc)。

6.如权利要求1至5中的任一项所述的装置，其中，所述接收代理用于将来自所述处理器核心的传入请求缓冲在缓冲器中。

7.如权利要求1至6中的任一项所述的装置，其中，所述缓冲器用于经由存储器映射的输入/输出(mmio)加载操作或mmio存储操作来访问。

8.如权利要求1至7中的任一项所述的装置，其中，所述请求与要由所述硬件加速器设备执行的作业相对应。

9.如权利要求1至8中的任一项所述的装置，其中，与作业相对应的作业描述符用于通过所述通信信道被传送。

10.如权利要求1至9中的任一项所述的装置，其中，所述作业描述符用于通过直接存储器访问(dma)操作被传送到所述硬件加速器设备。

11.如权利要求1至10中的任一项所述的装置，其中，所述接收代理用于利用占用数据来调节针对不同进程的服务质量(qos)。

12.如权利要求1至11中的任一项所述的装置，其中，所述占用数据被存储在将每个进程地址空间标识符(pasid)映射到对应的队列条目计数的表中。

13.如权利要求1至12中的任一项所述的装置，其中，所述请求的完成用于通过完成比特图来用信号通知。

14.如权利要求1至13中的任一项所述的装置，其中，所述完成比特图用于被存储在所述存储器或寄存器中。

15.如权利要求1至14中的任一项所述的装置，其中，所述完成比特图处于一致性域中。

16.一种或多种非暂态计算机可读介质，包括一个或多个指令，所述一个或多个指令当在处理器上执行时，将所述处理器配置成用于执行一项或多项操作以：

17.如权利要求16所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上被执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述存储器存储要由所述发送代理和所述接收代理共享的环形缓冲器。

18.如权利要求16至17中的任一项所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述环形缓冲器提供所述通信信道。

19.如权利要求16至18中的任一项所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述发送代理和所述接收代理中的一者生成所述通信信道。

20.如权利要求16至19中的任一项所述的一个或多个计算机可读介质，其中，所述存储器包括最后一级缓存(llc)。

21.如权利要求16至20中的任一项所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述接收代理将来自所述处理器核心的传入请求缓冲在缓冲器中。

22.如权利要求16至21中的任一项所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述缓冲器经由存储器映射输入/输出(mmio)加载操作或mmio存储操作被访问。

23.如权利要求16至22中的任一项所述的一种或多种计算机可读介质，其中，所述请求与要由所述硬件加速器设备执行的作业相对应。

24.如权利要求16至23中的任一项所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述接收代理利用占用数据来调节针对不同进程的服务质量(qos)。

25.如权利要求16至24中的任一项所述的一种或多种计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在所述至少一个处理器上执行时，将所述至少一个处理器配置成用于执行一个或多个操作以使所述请求的完成通过完成比特图来用信号通知。

26.一种方法，所述方法包括：

27.如权利要求26所述的方法，进一步包括：使得所述存储器存储要由所述发送代理和所述接收代理共享的环形缓冲器。

28.如权利要求26至27中的任一项所述的方法，进一步包括：使得所述环形缓冲器提供所述通信信道。

29.如权利要求26至28中的任一项所述的方法，进一步包括：使得所述发送代理和所述接收代理中的一者用于生成所述通信信道。

30.如权利要求26至29中的任一项所述的方法，其中，所述存储器包括最后一级缓存(llc)。

技术总结描述了与用于增强的性能和/或可编程性的通用核心至加速器通信体系结构相关的方法和装置。在实施例中，发送代理耦合到处理器核心，并且接收代理耦合到硬件加速器设备。存储器存储与来自处理器核心的请求相对应的数据。发送代理和接收代理响应于请求而维持通信信道以促进处理器核心与硬件加速器设备之间的通信。还公开并要求保护其他实施例。技术研发人员：R·桑卡兰,R·王,N·兰加纳坦,J-S·蔡,T-Y·泰,朱河清,王义鹏,I·库拉金,B·彭,H·多甘受保护的技术使用者：英特尔公司技术研发日：技术公布日：2024/9/26