时钟同步系统及电子设备的制作方法

本技术涉及时钟同步，尤其涉及一种时钟同步系统及电子设备。

背景技术：

1、为了实现时钟同步，在很多电子设备中，例如在服务器、超级计算机设备、云计算等电子设备中，通常配备有时钟同步系统。而且，服务器、超级计算机、云计算等电子设备中，对于时钟同步系统有着比较高的同步要求。

2、时钟同步系统可以包括时钟树，而时钟树集成于芯片中。为了延续摩尔定律从而继续提升芯片的性能，采用3d封装工艺制作芯片，让芯片在垂直高度上进行扩展成为未来可行的有效举措之一。而如何在3d封装工艺下实现全局同步时钟是亟待解决的重要技术问题。

技术实现思路

1、为了解决上述技术问题，本技术提供一种时钟同步系统及电子设备，能够实现全局时钟同步。

2、本技术提供一种时钟同步系统，该时钟同步系统可为3d时钟同步系统。包括：第一锁相环pll、第一时钟网络、第一时钟树和第二时钟树。其中，第一时钟网络包括输入端和至少一个第一输出节点，第一时钟网络的输入端与第一pll的输出端连接，这样，第一时钟网络可接收第一pll发送的第一时钟信号。第一时钟树的数量可以为一个或多个。当第一时钟树的数量为一个时，第一时钟树的输入端与第一时钟网络的第一输出节点连接；当第一时钟树的数量为多个时，每个第一时钟树的输入端分别与第一时钟网络的每个第一输出节点对应连接，这样，第一时钟网络在接收第一时钟信号后，可通过第一输出节点向第一时钟树发送第二时钟信号。第二时钟树的数量可以为一个或多个。当第二时钟树的数量为一个时，第二时钟树的输入端与第一时钟网络的第一输出节点连接；当第二时钟树的数量为多个时，每个第二时钟树的输入端分别与第一时钟网络的每个第一输出节点对应连接，这样，第一时钟网络在接收第一时钟信号后，可通过第一输出节点向第二时钟树发送第二时钟信号。

3、在本技术中，第一时钟网络可作为全局时钟网络，第一时钟树可以作为主时钟树，第二时钟树可以作为从时钟树。由于第一时钟树的输入端和第二时钟树的输入端均与第一时钟网络的第一输出节点连接，因此，主时钟树的输入端和从时钟树的输入端均连接至全局时钟网络。第一时钟树和第二时钟树均可同时接收自第一时钟网络发送的第二时钟信号，这样，第一时钟树所接收到的第二时钟信号和第二时钟树所接收到的第二时钟信号同频同相，即，主时钟树接收到的第二时钟信号和从时钟树接收到的第二时钟信号同频同相，进而能够实现全局时钟同步。

4、而且，第一pll、第一时钟网络和第一时钟树设置于同一芯片中。由于在设置有第一pll、第一时钟网络和第一时钟树的芯片制作完成后，需要对制作完成的芯片进行测试以及筛片，即，对每个制作完成后的芯片进行测试，从中筛选出符合要求的芯片。当第一pll、第一时钟网络和第一时钟树设置于同一芯片中时，可通过向第一pll的输入端发送参考时钟信号，第一pll可向第一时钟网络发送第一时钟信号，第一时钟网络在收到第一时钟信号后可向第一时钟树发送第二时钟信号，第一时钟树收到第二时钟信号后可向寄存器发送第三时钟信号。接着可对寄存器进行采样和分析，判断该芯片是否为符合要求的芯片，从而完成测试和筛片的过程。而且，由于第一pll、第一时钟网络和第一时钟树设置于同一芯片中，在进行仿真时，也可以在同一个芯片中进行。由此，使得时钟同步系统的测试以及仿真均较为简单。

5、在一些可能的实施方式中，时钟同步系统还包括第二pll和第一选择电路。第一选择电路的第一输入端与第一输出节点连接，第一选择电路的第二输入端与第二pll的输出端连接，第一选择电路的输出端与第二时钟树的输入端连接。这样，第一选择电路可以分别接收自第一时钟网络发送的第二时钟信号，以及接收第二pll发送的第四时钟信号，并将第二时钟信号或第四时钟信号发送至第二时钟树。在时钟同步系统工作的过程中，即，在同步时钟模式下，第一选择电路可将第一时钟网络发送的第二时钟信号发送至第二时钟树，由于第一时钟树接收到的也是第一时钟网络发送的第二时钟信号，因此，这样可保持第一时钟树接收到的第二时钟信号和第二时钟树在同一时刻接收到的第二时钟信号同频同相。第二时钟树、第一选择电路和第二pll设置于同一芯片中，且当第二时钟树与第一时钟树设置于不同的芯片中时，可通过对第一选择电路进行设置，使得第一选择电路将接收到自第二pll发送的第四时钟信号发送至第二时钟树。由此，在设置有第二时钟树、第一选择电路和第二pll的芯片制作完成后，可利用第二pll对该芯片进行测试和筛片。

6、在一种可能的实施方式中，当第一pll向第一时钟网络发送的第一时钟信号的频率较高时，第一时钟网络包括第四时钟树和时钟网格，第四时钟树的输入端与第一pll的输出端连接，第四时钟树的输出端与时钟网格的输入端连接，时钟网格包括第一输出节点。这样，第四时钟树可接收自第一pll发送的第一时钟信号，并通过时钟网格的第一输出节点向第一时钟树发送第二时钟信号，以及通过时钟网格的第一输出节点向第二时钟树发送第二时钟信号。由于时钟树能够使得输入端与各输出端之间的路径长度尽可能相同，从而减小时钟偏斜。通过时钟网格能够把各个第一输出节点的时钟信号保持在基本相同的相位，即同频同相，由此实现全局时钟同步。

7、在另一种可能的实施方式中，当第一pll向第一时钟网络发送的第一时钟信号的频率较低时，第一时钟网络可以包括第三时钟树，第三时钟树的输入端与第一pll的输出端连接，第三时钟树的输出端作为第一输出节点。这样，第三时钟树可接收自第一pll发送的第一时钟信号，并通过第一输出节点向第一时钟树发送第二时钟信号，以及通过第一输出节点向第二时钟树发送第二时钟信号。由于时钟树能够使得输入端与各输出端之间的路径长度尽可能相同，从而减小时钟偏斜，由此实现全局时钟同步。由于第一时钟树和第二时钟树的时钟信号都来源于第一pll，由此可实现整芯片时钟同步系统全局同步。

8、在一些可能的实施方式中，时钟同步系统还包括第二时钟网络，第二时钟网络包括输入端和第二输出节点，第二时钟网络的输入端与第二pll的输出端连接，第二输出节点与第二时钟树的输入端连接；第二时钟网络与第二时钟树设置于同一芯片中。第二时钟网络可以采用与第一时钟网络相同的结构，例如，第二时钟网络仅包括第三时钟树；或者，第二时钟网络包括第四时钟树和时钟网格。第二时钟网络主要在对其所在芯片进行测试时使用。

9、而且，时钟同步系统还包括第二选择电路，第二选择电路的第一输入端与第一输出节点连接，第二选择电路的第二输入端与第二输出节点连接，第二选择电路的输出端与第一时钟树的输入端连接。这样，设置有第一pll、第一时钟网络、第二选择电路和第一时钟树的芯片，与设置有第二pll、第二时钟网络、第一选择电路和第二时钟树的芯片的结构完全相同，由此，在使用的过程中，可将任一个时钟树作为主时钟树，将另一个作为从时钟树，例如，第一时钟树可作为主时钟树，第二时钟树可作为从时钟树；或者，第一时钟树可作为从时钟树，第二时钟树可作为主时钟树。由此，可根据系统需求灵活配置时钟同步系统的主从关系，提高了同步时钟同步系统的灵活性。

10、时钟同步系统还包括层叠设置的第一芯片和第二芯片，第一pll、第一时钟网络和第一时钟树设置于第一芯片中，第二时钟树设置于第二芯片中。这样，第一芯片和第二芯片分别设计完成后，可分别对设计完成后的第一芯片和设计完成后的第二芯片进行仿真；以及在第一芯片和第二芯片制作完成后，分别对制作完成后的第一芯片和第二芯片进行测试，而且制作完成后的第一芯片和制作完成后的第二芯片完全解耦，由此，可使得仿真和测试的过程较为简单。

11、在一种可能的实施方式中，当时钟同步系统为面对面(face to face)的3d封装结构时，第二芯片的顶部朝向第一芯片的顶部，时钟同步系统还包括设于第一芯片与第二芯片之间的焊球，第二时钟树通过焊球与第一输出节点连接。这样，使得时钟同步系统的实现方案较为简单。

12、而且，当第二芯片的数量为多个，第二时钟树的数量也为多个时，每个第二时钟树分别对应地设置于每个第二芯片中，多个第二芯片按照阵列排布于第一芯片上，多个第二芯片的顶部均朝向第一芯片的顶部。也就是说，多个第二芯片不层叠设置，多个第二芯片均通过焊球直接固定于第一芯片上。这样，设置于每个第二芯片中的第二时钟树均通过焊球与第一输出节点连接。

13、在另一种可能的实施方式中，当时钟同步系统为面对背(face to back)的3d封装结构时，第二芯片的底部朝向第一芯片的顶部，时钟同步系统还包括设于第一芯片与第二芯片之间的焊球，第二时钟树通过焊球与第一输出节点连接。这样，使得第二时钟树与第一输出节点的连接较为可靠，而且，使得第二时钟树与第一时钟网络连成一体。

14、而且，第二芯片的数量为多个，第二时钟树的数量也为多个，每个第二时钟树分别对应地设置于每个第二芯片中，多个第二芯片依次层叠地设置于第一芯片上，每个第二芯片的底部均朝向第一芯片的顶部。多个第二芯片中，最靠近第一芯片的第二芯片的第二时钟树通过硅通孔和焊球与设置于第一芯片中的第一时钟网络的第一输出节点连接；其他第二芯片中的第二时钟树通过硅通孔和焊球与位于其下方的第二芯片的硅通孔连接。

15、此外，当时钟同步系统采用面对面的封装方式时，第一芯片包括多层金属层，第一时钟网络设置于多层金属层中位于第一芯片的顶层的金属层。由于第一芯片的顶部朝向第二芯片的顶部，当第一时钟网络设置于第一芯片的顶层金属层时，第一时钟网络的第一输出节点也位于第一芯片的顶层金属层，这样，第一输出节点与设置于第二芯片中的第二时钟树之间的距离较近，由此，可减小第一输出节点与第二时钟树之间的电阻和互连负载，进而减小传输延时。

16、本技术还提供一种电子设备，包括电路板以及上述任一项的时钟同步系统，时钟同步系统与电路板电连接。电子设备能够实现时钟同步系统的所有效果。