跨时钟域和电压域的片上数据处理装置、方法及设备与流程

本技术涉及soc芯片，特别涉及一种跨时钟域和电压域的片上数据处理装置、方法及设备。

背景技术：

1、目前，芯片设计规模越来越大，越来越复杂，一个片上系统（system on chip，soc）芯片往往包含不同的电压域和时钟域。在不同的电压域和时钟域之间做数据传输，需要做跨时钟域和电压域处理，以确保信号的稳定性和可靠性。

2、为了解决上述技术问题，在相关技术中，常用的跨时钟域处理方法是多级触发器同步和异步（first in first out，fifo）同步。跨电压域处理方法是插电平转换器（levelshifters）。

3、但是，上述方法中存在电平转换器使用过多以及跨时钟域和电压域需要分开处理的问题。

技术实现思路

1、本技术实施例提供了一种跨时钟域和电压域的片上数据处理装置、方法及设备，不需要做跨时钟域处理，从而简化了时钟设计；且在两个电压域之间连线数量大大减少，进而减少了电平转换器的数量。该技术方案如下：

2、根据本技术实施例的第一方面，提供了一种跨时钟域和电压域的片上数据处理装置，该装置包括：

3、寄存器阵列；该寄存器阵列包括电连接的输入端以及输出端；

4、该输入端与该输出端对应的该时钟域以及该电压域不相同；

5、该输入端，用于生成第t个写地址，将第t个该写地址转换为第t个第一格雷码；t为大于或等于1的整数；

6、该输出端，用于生成第t个读地址，将第t个该读地址转换为第t个第二格雷码；

7、该输入端，还用于将第t个该第二格雷码同步到该输入端；将第t个该第二格雷码转换为第t个该读地址；

8、该输出端，还用于将第t个该第一格雷码同步到该输出端；将第t个该第一格雷码转换为第t个该写地址；

9、该输入端，还用于基于第t个该读地址以及第t个该写地址生成第一信号；该第一信号指示是否可以向该寄存器阵列中写入片上数据；

10、该输出端，还用于基于第t个该读地址以及第t个该写地址，生成第二信号；该第二信号指示是否可以从该寄存器阵列中读取该片上数据。

11、在一种可能的实现方式中，该输入端包括第一多路选择器、第一写转换单元、第一计数单元以及第二写转换单元；该寄存器阵列包括多个寄存器，该第一多路选择器还分别与该第二写转换单元以及每个该寄存器电连接；该第一写转换单元还与每个该寄存器电连接；

12、该第一写转换单元，用于从第一目标寄存器中获取第t个该第一格雷码；将第t个该第一格雷码转换为第t个该写地址；该第一目标寄存器与该输入端对应的该时钟域与该电压域相同；

13、该第一计数单元，用于基于第t个该写地址生成第t+1个该写地址；

14、该第二写转换单元，用于将第t+1个该写地址转换为第t+1个该第一格雷码；

15、该第一多路选择器，用于将第t+1个该第一格雷码输出至该第一目标寄存器；该第一目标寄存器为该寄存器阵列中任意一个该寄存器。

16、在一种可能的实现方式中，该输入端与第一设备电连接；

17、该第一设备，用于生成有效写入信号；

18、该第一多路选择器，用于基于该有效写入信号，将第t+1个该写地址输出至该第一目标寄存器。

19、在一种可能的实现方式中，该第一设备，还用于基于该第一信号以及该有效写入信号，将该片上数据写入寄存器文件中；该寄存器文件是该寄存器阵列的一部分；该寄存器文件包括多个该寄存器；该寄存器文件与该输入端对应的该时钟域以及该电压域相同。

20、在一种可能的实现方式中，该输入端还包括顺次电连接的第一同步单元、第三写转换单元以及第一比对单元；

21、该第一同步单元，用于将第t个该第二格雷码同步到该第三写转换单元；

22、该第三写转换单元，用于将第t个该第二格雷码转换为第t个该读地址；

23、该第一比对单元，用于基于第t个该写地址以及第t个该读地址生成该第一信号。

24、在一种可能的实现方式中，该输出端包括第二多路选择器、第一读转换单元、第二计数单元以及第二读转换单元；该第二多路选择器还分别与该第二读转换单元以及每个该寄存器电连接；该第一读转换单元还与每个该寄存器电连接；

25、该第一读转换单元，用于从第二目标寄存器中获取第t个该第二格雷码；将第t个该第二格雷码转换为第t个该读地址；该第二目标寄存器为该寄存器阵列中任意一个该寄存器；

26、该第二计数单元，用于基于第t个该读地址生成第t+1个该读地址；

27、该第二读转换单元，用于将第t+1个该读地址转换为第t+1个该第二格雷码；

28、该第二多路选择器，用于将第t+1个该第二格雷码输出至该第二目标寄存器。

29、在一种可能的实现方式中，该输出端还包括顺次电连接的第二同步单元以及第二比对单元；

30、该第二同步单元，用于将第t个该第一格雷码同步到该第二比对单元；

31、该第二比对单元，用于基于第t个该第一格雷码以及第t个该第二格雷码生成该第二信号。

32、在一种可能的实现方式中，该寄存器文件将与第t个该读地址对应的该片上数据输出至第四目标寄存器；该第四目标寄存器为该寄存器阵列中任意一个该寄存器；该第四目标寄存器与该输出端对应的该电压域以及该时钟域相同；

33、该第四目标寄存器将该片上数据输出。

34、在一种可能的实现方式中，该输出端与第二设备电连接；该输出端还包括使能单元；

35、该第二设备，用于生成准备接收信号；

36、该使能单元，用于基于该准备接收信号以及该第二信号，生成使能信号；

37、该使能单元，还用于基于该第二信号生成有效读取信号。

38、在一种可能的实现方式中，该第二多路选择器，用于当该使能信号有效时，将第t+1个该读地址输出至该第二目标寄存器；

39、或当该使能信号无效时，则将第t个该读地址输出至该第二目标寄存器；

40、该第二目标寄存器与该输出端对应的该时钟域以及该电压域相同。

41、在一种可能的实现方式中，该输出端还包括第三多路选择器；

42、该第三多路选择器，用于基于该使能信号将第t个该读地址输出至第三目标寄存器；该第三目标寄存器为该寄存器阵列中任意一个该寄存器；

43、该第三目标寄存器，用于将第t个该读地址输出至寄存器文件；该第三目标寄存器与该输出端对应的该时钟域以及该电压域相同。

44、在一种可能的实现方式中，该输出端还包括第三计数单元；该第三计数单元分别与该第三目标寄存器以及该第三多路选择器电连接；

45、第三目标寄存器，还用于将第t个该读地址输出至该第三计数单元；

46、该第三计数单元，用于基于第t个该读地址生成第t+1个该读地址。

47、在一种可能的实现方式中，该第三多路选择器，用于当该使能信号有效时，将第t+1个该读地址输出至该第三目标寄存器；

48、或当该使能信号无效时，将第t个该读地址输出至该第三目标寄存器。

49、根据本技术实施例的第二方面，提供了一种跨时钟域和电压域的片上数据处理方法，该方法包括：

50、生成第t个写地址，将第t个该写地址转换为第t个第一格雷码；t为大于或等于1的整数；

51、生成第t个读地址，将第t个该读地址转换为第t个第二格雷码；

52、将第t个该第二格雷码同步到输入端；将第t个该第二格雷码转换为第t个该读地址；

53、将第t个该第一格雷码同步到输出端；将第t个该第一格雷码转换为第t个该写地址；

54、基于第t个该读地址以及第t个该写地址生成第一信号；该第一信号指示是否可以向寄存器阵列中写入片上数据；

55、基于第t个该读地址以及第t个该写地址，生成第二信号；该第二信号指示是否可以从该寄存器阵列中读取该片上数据。

56、根据本技术实施例的第三方面，提供了一种计算机设备，该计算机设备包括处理器和存储器，该存储器用于存储至少一段程序，该至少一段程序由该处理器加载并执行上述的跨时钟域和电压域的片上数据处理方法。

57、根据本技术实施例的第四方面，提供了一种该计算机可读存储介质中存储有至少一段程序，该至少一段程序由处理器加载并执行上述的跨时钟域和电压域的片上数据处理方法。

58、在本技术实施例中，本技术实施例提供了一种跨时钟域和电压域的片上数据处理装置，包括寄存器阵列；寄存器阵列包括电连接的输入端以及输出端；输入端与输出端对应的时钟域以及电压域不相同；输入端将第t个第二格雷码同步到输入端；将第t个第二格雷码转换为第t个读地址；输出端将第t个第一格雷码同步到输出端，从而输出端和输入端之间的数据交互不需要做跨时钟处理。另外，相比于相关技术，由于本技术的技术方案在两个电压域之间只需要对格雷码地址、读地址以及读数据插入电平转换器，因此输入端以及输出端之间的连线数量大大减少，进而，需要的电平转换器数量也大大减少，同时每个电压域只有一个时钟，时序收敛简单。