准静态ESD箝位电路的制作方法

背景技术：

1、集成电路(ic)可因静电放电(esd)现象而严重损坏。ic可暴露于来自许多源的esd。ic的esd暴露的一个主要来源是人体，被称为人体模型(hbm)esd源。在电容为100pf的人体上可感应出约0.2微库仑的电荷，从而产生2kv或更高的静电电势。带电人体与接地物体(诸如ic的端子)的任何接触均会导致约100纳秒的放电，ic的峰值电流为若干安培。

2、第二种esd模型是带电设备模型(cdm)。与hbm esd源不同，cdm esd源包括当ic的任何引脚与接地导电物体接触时ic本身充电并对地放电的情况。因此，cdm放电只需要接触一个ic引脚，而hbm放电则需要接触至少两个ic引脚。与hbm esd源相比，cdm脉冲的上升时间也非常快。

3、由于高静电电压一方面导致大esd电流，而另一方面导致ic组件的低击穿电压，ic组件的esd问题可能很严重。因此，ic的端子通常具有连接在端子和内部电路之间的集成保护设备，该集成保护设备允许esd电流分流到替代电流路径(例如，接地)，以箝位感应过电压并保护有源内部电路免受损坏。

技术实现思路

1、在一个示例中，集成电路包括第一晶体管、第二晶体管和第三晶体管以及rc电路。第一晶体管连接在电源端子和参考端子之间。第一晶体管具有第一控制端子。第二晶体管连接在电源端子和第一控制端子之间。第二晶体管具有第二控制端子。第三晶体管连接在第一控制端子和参考端子之间。rc电路包括连接到第二控制端子的电阻器和电容器，并且被配置成响应于电源端子的电压的上升时间小于预定阈值而导通第一晶体管。

2、在另一示例中，一种方法包括在半导体衬底上方或延伸至半导体衬底中形成第一晶体管、第二晶体管和第三晶体管、电阻器和电容器，并且形成一个或多个互连层。第一晶体管具有第一控制端子。第二晶体管具有第二控制端子。第三晶体管具有第三控制端子。该方法还包括在互连层中，将第一晶体管连接到电源端子和参考端子，将第二晶体管连接到电源端子和第一控制端子，将第三晶体管连接到第一控制端子和参考端子，将电阻器连接在电源端子和第二控制端子之间，以及将电容器连接在第二控制端子和参考端子之间。

3、在另一示例中，集成电路包括核心电路和静电放电(esd)保护电路。核心电路和esd保护电路耦接在电源端子和参考端子之间。esd保护电路包括esd保护晶体管、第一下拉级和第二下拉级。esd保护晶体管连接在电源端子和参考端子之间。esd保护晶体管具有控制端子。第一下拉级具有串联连接在电源端子和参考端子之间的第一节点处的第一晶体管和第一电阻器。第一节点连接到esd保护晶体管的控制端子。第二下拉级具有串联连接在电源端子和参考端子之间的第二节点处的第二晶体管和第二电阻器。第二节点连接到esd保护晶体管的控制端子。

4、在另一示例中，集成电路包括第一晶体管、第一电路组件和第二电路组件。第一晶体管直接连接在正电压轨和参考电压轨之间。第一电路组件被配置成在正电压轨的电压具有小于预定值的上升时间的情况下导通第一晶体管。第二电路组件被配置成在正电压轨的电压具有大于预定值的上升时间的情况下关断第一晶体管。

5、在另一示例中，集成电路包括第一晶体管、第二晶体管和第三晶体管以及输入滤波器。第一晶体管直接连接在正电压轨和参考电压轨之间，并且具有栅极输入件。输入滤波器被配置成产生指示正电压轨上的电压的增加速率的控制电压。第二晶体管连接到第一晶体管的栅极输入件，并且被配置成在增长率指示正电压轨的esd状态的情况下将第一晶体管控制到低阻状态。第三晶体管连接到第一晶体管的栅极输入件，并且被配置成在增加速率指示正电压轨的加电状态的情况下将第一晶体管控制到高阻状态。

6、在另一示例中，集成电路包括第一晶体管、第二晶体管和第三晶体管以及低通滤波器。第一晶体管直接连接在正电压轨和参考电压轨之间，并且具有栅极输入件。低通滤波器连接在正电压轨和参考电压轨之间并具有滤波节点。第二晶体管连接在正电压轨和栅极输入件之间。第三晶体管连接在栅极输入件和参考电压轨之间。第二晶体管和第三晶体管被配置成仅在滤波节点处的电压的上升时间低于预定阈值的情况下导通第一晶体管。

技术特征：

1.一种集成电路，包含：

2.根据权利要求1所述的集成电路，其中所述电阻器连接到所述电源端子和所述第二控制端子，并且所述电容器连接在所述第二控制端子和所述参考端子之间。

3.根据权利要求1所述的集成电路，其中所述电容器包括反向偏置的齐纳二极管。

4.根据权利要求1所述的集成电路，其中所述电阻器是第一电阻器；并且还包含第四晶体管和第二电阻器，其中：

5.根据权利要求4所述的集成电路，还包含：

6.根据权利要求5所述的集成电路，还包含耦接在所述第五晶体管和所述参考端子之间的第六晶体管，所述第六晶体管具有耦接到所述第二电阻器的第六控制端子。

7.根据权利要求5所述的集成电路，其中所述第三控制端子耦接到所述第五晶体管和所述第三电阻器。

8.根据权利要求1所述的集成电路，其中所述第一晶体管是n型扩展漏极场效应晶体管即n型扩展漏极fet，并且所述第二晶体管和所述第三晶体管是p型fet。

9.根据权利要求1所述的集成电路，其中所述rc电路被配置成在所述电源端子处产生指示静电放电事件的控制电压。

10.一种方法，包含：

11.根据权利要求10所述的方法，其中所述电容器由齐纳二极管实施。

12.根据权利要求10所述的方法，其中：

13.根据权利要求12所述的方法，还包含：

14.根据权利要求13所述的方法，还包括：

15.根据权利要求10所述的方法，其中所述电阻器和所述电容器被连接以形成rc电路，所述rc电路被配置成在所述电源端子处产生指示静电放电事件的控制电压。

16.一种集成电路，包含：

17.根据权利要求16所述的集成电路，其中所述esd保护电路包括耦接在所述第一电阻器和所述参考端子之间的电容器。

18.根据权利要求16所述的集成电路，其中所述esd保护电路包括耦接在所述第一电阻器和所述参考端子之间的齐纳二极管。

19.根据权利要求16所述的集成电路，其中：

20.根据权利要求19所述的集成电路，其中所述esd保护电路包括：

技术总结本申请涉及准静态ESD箝位电路。一种集成电路包括第一晶体管、第二晶体管和第三晶体管以及RC电路。第一晶体管(202)连接在电源端子(V<subgt;CC</subgt;)和参考端子(V<subgt;EE</subgt;)之间。第一晶体管(202)具有第一控制端子。第二晶体管(204)连接在电源端子和第一控制端子之间。第二晶体管(204)具有第二控制端子。第三晶体管(220)连接在第一控制端子和参考端子之间。RC电路包括连接到第二控制端子的电阻器(206)和电容器(208)，并且被配置成响应于电源端子的电压的上升时间小于预定阈值而导通第一晶体管。技术研发人员：K·P·迈索尔拉贾戈帕,J·迪萨罗受保护的技术使用者：德克萨斯仪器股份有限公司技术研发日：技术公布日：2024/11/4