用于稳健的电阻式随机存取存储器连接的自对准边缘钝化的制作方法

1.本发明一般涉及电气、电子和计算机领域，尤其涉及电阻式随机存取存储器。


背景技术：

2.电阻式随机存取存储器(rram或reram)被认为是用于更可缩放、高密度和高性能非易失性存储解决方案的有前途的技术。rram特别有利于用作神经形态计算的电子突触器件或忆阻器(memristors)。神经形态工程从包括例如生物学、物理学、数学、计算机科学和电子工程的多个技术领域吸取启发，以构建其物理架构和设计原理基于生物神经系统的人工神经系统。在神经形态计算应用中，电阻式存储器器件可以用作前神经元与后神经元之间的连接(即，突触)，其以设备器件的形式表示连接权重。
3.在人工神经系统应用中，多个前神经元和后神经元可以通过rram的交叉开关阵列(crossbar array)连接，rram自然地表达完全连接的神经网络。为了制造大规模交叉开关阵列，期望使线电阻尽可能低，以便最小化线两端的电压降。因此，优选铜线。然而，铜线与rram柱的集成已经提出了显著的设计和可靠性挑战。
4.rram柱/叠层通常包括氮化钛(tin)电极，以与互补金属氧化物半导体(cmos)工艺流程兼容。在铜镶嵌工艺中加入rram器件需要在rram叠层顶部上有附加的金属掩模层(例如氮化钽(tan))，以便在tin硬掩模去除期间保护叠层。另外，通常需要侧壁保护，因为交叉开关阵列中的铜通孔的尺寸通常大于rram叠层柱的铜通孔的尺寸。常规的间隔体在形成介层通孔开口时经常会受到损伤，因此对于后续的tin湿蚀刻会产生不期望的弱点。因此，在本领域中需要解决上述问题。


技术实现要素：

5.从第一方面来看，本发明提供了一种电阻式随机存取存储器(rram)结构，其包括：与第一和第二金属连接线电耦合的顶部和底部电极，第一金属连接线和第二金属连接线提供到rram结构的电连接；电阻转换材料(resistive switching material)的层，其设置在所述顶部电极与所述底部电极之间，所述电阻转换材料在电场和热中的至少一者的影响下表现出可测量的电阻变化；形成在至少底部电极的侧壁上的电介质间隔体；钝化层，形成在所述电介质间隔体的上表面上，并覆盖所述顶部电极的侧壁的至少一部分，所述钝化层与所述第一金属连接线自对准。
6.从第一方面来看，本发明提供了一种形成电阻式随机存取存储器(rram)结构的方法，所述方法包括：在第一金属连线的上表面上形成底部电极；在所述底部电极的上表面的至少一部分上形成电阻转换材料的层，所述电阻转换材料在电场和热中的至少一者的影响下表现出可测量的电阻变化；在电阻转换材料的层的上表面上形成顶部电极；形成电介质间隔体，其形成于至少底部电极的侧壁上；以及在所述电介质间隔体的上表面上形成钝化层，所述钝化层覆盖所述顶部电极的侧壁的至少一部分，所述钝化层与第二金属连接线自对准，第二金属连接线与所述顶部电极电连接。
7.如在一个或多个实施例中所表明的，本发明有利地提供了一种电阻式随机存取存储器(rram)结构，以及用于制造rram结构的方法，其提供了减小的连接电阻，尤其有利于在交叉开关阵列中使用。在一个或多个实施例中，rram结构包括围绕rram结构的至少底部电极的自对准钝化特征。钝化特征有利地防止了上金属线与底部电极短路，尽管在用于形成用于连接交叉开关阵列中的上金属线和下金属线的通孔的深蚀刻期间可能发生rram侧壁间隔体的侵蚀。
8.根据本发明的实施例，rram结构包括分别与第一和第二金属连接线电耦合的顶部和底部电极，第一和第二金属连接线提供到rram结构的电连接。电阻转换材料的层设置在rram结构的顶部电极和底部电极之间。所述电阻转换材料在至少电场和/或热的影响下表现出可测量的电阻变化。电介质间隔体形成于至少rram结构的底部电极的侧壁上。rram结构还包括钝化层，其形成在电介质间隔体的上表面上并覆盖顶部电极的侧壁的至少一部分。钝化层与第一金属连接线自对准。
9.根据本发明的实施例，一种形成rram结构的方法包括：在第一金属连线的上表面上形成底部电极；在所述底部电极的上表面的至少一部分上形成电阻转换材料的层，所述电阻转换材料在电场和热中的至少一者的影响下表现出可测量的电阻变化；在电阻转换材料的层的上表面上形成顶部电极；形成电介质间隔体，其形成于至少底部电极的侧壁上；以及在所述电介质间隔体的上表面上形成钝化层，所述钝化层覆盖所述顶部电极的侧壁的至少一部分，所述钝化层与第二金属连接线自对准，第二金属连接线与所述顶部电极电连接。
10.如本文所使用的，“促进”动作包括执行动作、使动作更容易、帮助执行动作、或使得动作被执行。因此，仅作为示例而非限制，在半导体制造方法的上下文中，由一个实体执行的步骤可以促进由另一实体执行的动作以引起或帮助要执行的(一个或多个)期望动作。为了避免疑惑，在行动者通过执行动作之外的动作来促进动作的情况下，该动作仍然由某个实体或实体的组合来执行。
11.本发明的技术可以提供实质上有益的技术效果。仅作为示例而非限制，根据本发明的实施例的rram结构和/或制造rram结构的方法可以提供以下优点中的一个或多个：
12.降低rram结构与对应金属连线之间的连接电阻；
13.降低rram结构的电极与对应金属连接线之间电短路的可能性；
14.促进使用cmos工艺形成的rram结构与用于在交叉开关阵列中形成金属连接线的铜镶嵌处理的集成；
15.使得rram柱的尺寸能够缩放到相应接触体的尺寸以下。
16.通过结合附图阅读的本发明的说明性实施例的以下详细描述，本发明的这些和其它特征和优点将变得显而易见。
附图说明
17.以下附图仅以示例的方式呈现，而不是限制，其中，在所有的若干视图中，相同的附图标记(当使用时)指示对应的元件，并且其中：
18.图1是描绘标准电阻式随机存取存储器(rram)单元的至少一部分的透视图；
19.图2是描绘其中可采用本发明的方面的包含多个rram单元的交叉开关阵列的至少一部分的透视图；
20.图3是根据本发明实施例的截面图，示出了与相应铜线集成的示例性rram柱的至少一部分；
21.图4至26是根据本发明的实施例的、描绘了在提供减小的连接电阻的示例性rram结构的制造中的示例性处理步骤/阶段的横截面图；以及
22.图27是根据本发明的替代实施例的、描绘了与相应铜线集成的示例性rram柱的至少一部分的截面图。
23.应当理解，附图中的元件是为了简单和清楚而示出的。在商业上可行的实施例中可能有用或必要的普通但公知的元件可能未示出，以便于更不阻碍地观察所示实施例。
具体实施方式
24.如在本发明的一个或多个实施例中所表明的，这里将在示例性的电阻式随机存取存储器(rram或reram)结构以及用于制造这种结构的方法的上下文中描述本发明的原理，该结构具有用于降低连接电阻的自对准边缘钝化，特别是当rram结构例如在交叉开关阵列中使用时。然而，应当理解，本发明不限于在此说明性示出和描述的特定结构和/或方法。相反，对于本领域技术人员来说，在这里给出的教导下，显然可以对所示的实施例进行许多修改，这些修改都在所要求保护的发明的范围内。也就是说，不意图或不应推断出关于本文所示和所述的实施例的限制。
25.图1是描绘基本rram单元100的至少一部分的透视图。rram单元100设置在可以是字线的底部导体102和可以是位线的顶部导体104之间。rram单元100包括具有夹在rram单元的底部电极108和顶部电极110之间的薄电阻转换材料106的结。氮化钛(tin)通常用于底部电极108和顶电极110，并且金属氧化物(例如，氧化铪(hfo))通常用作电阻转换材料106。rram的转换效应涉及在转换材料106中产生缺陷，其可以被称为氧空位(oxygen vacancies)(即，其中氧已经被去除的氧化物结合位置)，其可以在电场的影响下充电和漂移，该电场可以由施加的偏置电压112或热产生。该施加的电场或热导致转换材料106中的氧离子和空位以与半导体中的电子和空穴的运动一致的方式运动，这又引起器件的电阻的可测量的变化。
26.图2是示出了其中可采用本发明的各方面的交叉开关阵列200的至少一部分的透视图。交叉开关阵列200包括多个rram单元202，其中每个rram单元设置在可以是字线的对应底部导体204和可以是位线的顶部导体206的唯一交叉之间。虽然未明确示出(但暗示)，单元选择器件(例如，晶体管或二极管)通常串联连接在每个rram单元202与相应的顶部或底部导体206、204中的任一个之间，并且用于选择性地访问各个单元。底部导体204优选地设置在衬底208上，例如层间电介质(ild)层。
27.如前所述，为了制造大规模交叉开关阵列，期望降低阵列中的线电阻以最小化线两端的电压降。为了实现该目的，优选地例如通过使用铜镶嵌工艺来利用铜以形成交叉开关阵列中的底部和顶部导体(例如204、206)。然而，rram与铜镶嵌工艺的集成提出了几个挑战，这对rram器件的可靠性和成本具有显著的影响。
28.如前所述，rram柱通常包括tin电极，以与cmos工艺流程兼容。铜镶嵌工艺使用tin作为掩模，因此当在铜镶嵌工艺期间通过选择性蚀刻去除tin掩模时，rram柱的tin电极也被蚀刻。因此，在铜镶嵌工艺中加入rram通常需要在rram柱的顶部形成额外的金属阻挡层，
其保护rram柱的顶部电极在铜镶嵌tin硬掩模去除期间不被蚀刻。
29.将rram与铜镶嵌工艺集成的另一个挑战是，由于上部铜线的尺寸通常比rram柱的尺寸大得多，上部铜线具有延伸超出rram柱并环绕rram柱的侧面的趋势，因此增加了上部铜线和rram柱的底部电极之间的电短路的可能性。因此，电介质间隔体通常形成于rram柱的侧壁上，以避免上部铜线与rram柱的底部电极电接触。然而，常规的侧壁间隔体在用以形成通孔开口的蚀刻期间经常会受损，因而对tin湿蚀刻产生不期望的弱点。这导致rram交叉开关阵列的产量损失。
30.本发明的实施例提供了一种新颖的rram柱结构，其有利地消除了至少上述将rram与铜镶嵌工艺集成的挑战。现在参考图3，根据本发明的实施例，截面图示出了与相应铜线集成的示例性rram柱结构300的至少一部分。rram柱结构300可以例如设置在交叉开关阵列的rram区域中。rram柱结构300包括在一个或多个实施例中包含铜的下金属线(f2)302，在一个或多个实施例中也包含铜的上金属线(f3)304，以及如图所示设置在下金属线和上金属线之间的rram柱(即，叠层)。可以使用铜镶嵌工艺形成的下金属线302和上金属线304被电介质层306包围，在一个或多个实施例中，该电介质层是层间电介质(ild)层。电介质层306可包括例如二氧化硅或替代的低k材料。
31.在铜镶嵌工艺的情况下，下金属线302和上金属线304中的每一个优选地分别被阻挡层308和310包围，以防止铜扩散到周围的电介质层306中。阻挡层308、310优选包括例如钽(ta)、氮化钽(tan)、tin等，尽管本发明的实施例不限于任何特定的阻挡材料。
32.在下金属线302上沉积封装层312(例如氮化硅(sin))，并且尽管在图3中未明确示出，但优选地横向延伸跨过该结构。然后，在指定区域中蚀刻穿过封装层312的开口以暴露下面的下金属线302。rram柱形成在下金属线302的上表面的至少一部分上的封装层312中的相应开口的顶部上。
33.在一个或多个实施例中，rram柱包括多层底部电极和多层顶部电极。在一些优选实施例中，rram柱的顶部电极和底部电极是双层电极，尽管本发明的实施例不限于具有两层的电极。具体而言，rram柱的底部电极包括：第一金属或金属氮化物层314，其在该示例中可以是tan，直接形成在下金属线302的上表面上，以及第二金属/金属氮化物层316，其在该示例中可以是tin，形成在第一金属氮化物层的上表面上。类似地，在该示例性实施例中rram柱的顶部电极包括：第一金属或金属氮化物层318，其在该示例中可以是tin，以及第二金属/金属氮化物层320，其在该示例中可以是tan。第二金属/金属氮化物(tan)层320与上金属线304直接电接触。应了解，形成rram柱的顶部电极和底部电极的所有材料层不需要包括金属氮化物。例如，在一个或多个实施例中，形成顶部电极的层中的至少一个包括tin，顶部电极的另一层包括金属，例如钨(w)、铱(ir)等。
34.rram柱还包括设置在底部电极和顶电极之间的金属氧化物层322。更具体地说，金属氧化物层322形成在底部电极的第二金属氮化物层316的上表面的至少一部分上，顶部电极的第一金属氮化物层318形成在金属氧化物层322的上表面的至少一部分上。在一个或多个实施例中，用作电阻转换材料的金属氧化物层322包括氧化铪(hfo)，但是本发明的实施例不限于该特定电阻转换材料。
35.电介质间隔体324较佳地形成于rram柱的侧壁上，至少覆盖rram柱的底部电极的tin层316。在一个或多个实施例中包括氮化硅(sin)的侧壁间隔体324在上金属线304的形
成期间不能充分地保护rram柱。因此，钝化层326形成在侧壁间隔体324上，覆盖多层顶部电极318、320的至少一部分。侧壁间隔体324被配置为使得钝化层326不与rram柱的金属氧化物层322或多层底部电极314、316接触(即，电隔离)。
36.如所示的关注区域328所示，钝化层326与上金属线304自对准，使得上金属线的边缘不能延伸超过钝化层并环绕rram柱，从而与rram柱的底部电极产生电短路。在一个或多个实施例中，自对准钝化层326包括电介质材料。在另一实施例中，由于钝化层326不与rram柱的金属氧化物层322或多层底部电极314、316电接触，因此钝化层可包括金属或另一导电材料。上金属线304形成在钝化层326上并与其自对准，并且位于rram柱的多层顶部电极的第二金属氮化物层320的上表面上。
37.因此，与传统的rram器件制造方法相比，根据本发明一个或多个实施例的rram柱结构300有利地提供自对准钝化层，其在通孔光刻和蚀刻(用于连接其中形成rram结构的晶片的外围区域中的下金属线和上金属线)之后形成，保护rram柱的底部电极314、316不与上金属线304电接触。这种独特的布置有利地使得rram柱的尺寸能够缩放到小于上金属接触体尺寸，而没有发生电短路的风险。
38.仅作为实例而非限制，图4到26是描绘根据本发明的实施例的提供减小的连接电阻的示范性rram结构的制造中的说明性工艺步骤/阶段的横截面图。尽管整个制造方法和由此形成的结构是完全新颖的，但是实现该方法所需的某些单独的工艺步骤可以结合传统的半导体制造技术和传统的半导体制造工具。这些技术和工具对于相关领域的普通技术人员来说在给出这里的教导的情况下已经是熟悉的。此外，许多用于制造半导体器件的工艺步骤和工具也在许多容易获得的出版物中描述，包括例如：p.h.holloway等人的化合物半导体手册：生长、加工、表征和设备，cambridge university press，2008年；和r.k.willardson等人的化合物半导体的加工和性质，academic press，2001。需要强调的是，虽然在此阐述了一些单独的工艺步骤，但是这些步骤仅仅是说明性的，并且本领域技术人员可以熟悉也将落入本发明的范围内的若干同样合适的替代方案。
39.应当理解，附图中所示的各个层和/或区域可以不按比例绘制。此外，为了更清楚地描述，在给定的图中可能没有明确地示出在这种集成电路器件中通常使用的类型的一个或多个半导体层。这并不意味着在实际的集成电路器件中省略了未明确示出的半导体层。
40.图4是描绘其中形成有下金属线的示范性半导体结构400的至少一部分的横截面图。具体地，结构400包括电介质层402，其优选为低k ild层。例如通过使用标准光刻图案化和蚀刻工艺，在ild层402中形成下金属线404和406。在此说明中，结构400被划分为各种区域，包括第一(例如，kw)对准标记区域、d2对准标记区域、基础技术区域(其中主要形成外围电路)和存储器区域(其中形成rram单元)。在本发明的一个或多个实施例中，下金属线404、406包括铜，如可以通过铜镶嵌工艺形成的。在铜镶嵌工艺的情况下，通常形成阻挡层围绕铜线404、406，以防止铜扩散到周围的ild层402中。
41.图5示出了在结构400的上表面的至少一部分上形成覆盖(即，封装)层502，其在一个或多个实施例中包括sin。具体地，优选地使用沉积工艺(例如，化学气相沉积(cvd))在下铜线404、406的上表面上和ild层402的上表面的至少一部分上形成覆盖层502，尽管本发明的实施例不限于形成覆盖层的任何特定工艺。
42.在图6中，有机电介质层(odl)602形成在覆盖层502的上表面的至少一部分上。在
一个或多个实施例中，使用标准沉积工艺，例如化学气相沉积(cvd)，形成厚度为约135纳米(nm)的有机电介质层602，尽管本发明的实施例不限于用于形成有机电介质层602的任何沉积工艺或任何特定厚度。抗反射涂层(arc)604形成在有机电介质层602的上表面的至少一部分上。在arc层604的上表面的至少一部分上形成光刻胶掩模606。然后，结构400经受光学光刻工艺，由此通过曝光或曝光于另一光源将规定的图案转移到光刻胶掩模606。然后在光刻胶掩模606中形成一个或多个开口608和610(例如通过蚀刻)，以限定随后要去除的结构400的区域。其中一个开口608形成于d2对准标记区域上，而另一开口610形成于存储器区域上并与下铜线406对准。然后执行选择性蚀刻以去除直接位于开口608、610之下的覆盖层502的部分。
43.现在参照图7，穿过sin覆盖层502蚀刻开口702和704。在d2对准标记区域中，穿过arc层604、有机电介质层602并至少部分地进入ild层402来蚀刻开口702中的第一个，以暴露下面的ild层402。类似地，在存储器区域中，穿过arc层604、有机电介质层602并至少部分地进入下铜线406来蚀刻开口704中的第二个，从而暴露下面的下铜线；在此例中，下铜线406用作随后形成于其上的rram柱的着陆焊盘(landing pad)。在一个或多个实施例中，反应离子蚀刻(rie)用于蚀刻开口702、704，尽管本发明不限于rie。在形成开口702、704之后，例如通过湿法蚀刻去除光刻胶掩模606、arc层604和有机电介质层602。
44.如图8所示，在结构400的上表面上，包括在开口702、704中形成金属氮化物衬垫802。在一个或多个实施例中，金属氮化物衬垫802包括tan，尽管本发明的实施例不限于tan。金属氮化物衬垫802优选地使用沉积工艺形成，例如但不限于等离子体气相沉积(pvd)。在图9中，使用例如化学机械平坦化(cmp)来平坦化结构400的上表面，使得位于覆盖层502上表面上的开口702、704外部的金属氮化物衬垫802的部分被去除，以形成金属氮化物插塞(plug)902和904。金属氮化物插塞904与下面的下铜线406直接电接触，并将成为随后形成在下铜线406顶部的rram柱的多层底部电极中的一层，这将在下面进一步详细描述。
45.图10描述了在结构400的上表面的至少一部分上形成第二金属氮化物层1002的步骤，包括在覆盖层502和金属氮化物插塞902和904上形成。在一个或多个实施例中，第二金属氮化物层1002包括tin，尽管本发明的实施例不限于tin。第二金属氮化物层1002与金属氮化物插塞904一起将形成随后形成的rram柱结构的底部电极。
46.图11-13描述了用于可选地形成切口对准结构的示例性半导体制造步骤。参考图11，优选使用例如cvd工艺在第二金属氮化物层1002的上表面的至少一部分上沉积硬掩模层1102。在图12中，有机电介质层(odl)1202形成在硬掩模层1102的上表面的至少一部分上。在一个或多个实施例中，使用标准沉积工艺，例如cvd，形成厚度为约100nm的有机电介质层1202，但是本发明的实施例不限于用于形成有机电介质层1202的任何沉积工艺或任何特定厚度。接着，在有机电介质层1202的至少一部分上表面上，例如通过利用标准cvd或类似的工艺，形成对应于另一层级中的对准标记的arc层1204。在arc层1204的上表面的至少一部分上形成光刻胶层1206。例如使用标准光刻工艺来图案化光刻胶层1206，且(例如，使用rie)蚀刻光刻胶层，使得光刻胶的仅一部分保留在结构400的kw对准标记区中。在选择性地向下蚀刻到第二金属氮化物层1002并(例如，使用等离子体或湿式蚀刻)移除光刻胶层1206、arc层1204和有机电介质层1202之后，光刻胶层(图12中的1206)下面的硬掩模结构1302(其为图12中所示的硬掩模层1102的一部分)将保留在结构400的kw对准标记区域中，
如图13中所示。
47.图14示出了形成rram柱的剩余层的工艺。更特别地，金属氧化物层1402形成在结构400的至少一部分上，包括形成rram柱底部电极的第二金属氮化物层1002的上表面，并围绕硬掩模结构1302。在一个或多个实施例中，用作rram柱的电阻转换材料的金属氧化物层1402包括hfo，但是本发明的实施例不限于该特定电阻转换材料。第三金属氮化物层1404形成在金属氧化物层1402的上表面的至少一部分上，并且第四金属氮化物层1406形成在第三金属氮化物层1404的上表面的至少一部分上。在一个或多个实施例中分别包括tin和tan的第三和另一金属氮化物层1404和1406将形成rram柱的多层顶部电极。金属氧化物层1402和第三和另外的金属氮化物层可以使用标准沉积工艺形成，例如cvd。
48.继续参考图14，在结构400的上表面上方形成第二硬掩模层1408。与第一硬掩模层502/1302类似，在一个或多个实施例中，第二硬掩模层1408包括sin，但是本发明的实施例不限于该特定材料。从图14可明显看出，第一硬掩模结构1302的存在在结构400的kw对准掩模区域中产生了阶梯状横截面轮廓；在一个或多个实施例中，这种形貌用于对准。
49.图15和16描绘了根据本发明实施例的rram柱的形成中的示例性步骤。如图15所示，第三有机电介质层1502例如通过使用标准沉积工艺(例如，cvd、pvd、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)等)形成于第二硬掩模层1408的上表面的至少一部分上。在一个或多个实施例中，第三有机电介质层1502形成为具有约200nm的截面厚度，但是本发明的实施例不限于任何特定厚度。优选地，在第三有机电介质层1502上执行cmp等，以便使结构400的上表面平坦化。然后，使用例如标准沉积工艺在第三有机电介质层1502的上表面的至少一部分上形成第三arc层1504。
50.在第三arc层1504的上表面上沉积光刻胶层。然后使用光刻工艺使该光刻胶层图案化，并蚀刻光刻胶层以形成光刻胶结构1506和1508。光刻胶结构1506和1508分别与下面的金属氮化物插塞902和904对准。
51.在图16中，进行选择性蚀刻，例如rie，以在存储器区域中形成rram柱1602，并分别在d2对准标记和kw对准标记区域中形成对准结构1604和1606。具体地，在一个或多个实施方式中，进行rie以蚀刻穿过第三arc层1504、第三有机电介质层1502、第二硬掩模层1408、第四金属氮化物层1406、第三金属氮化物层1404、金属氧化物层1402和第二金属氮化物层1002。在图16中示出了在去除剩余的光刻胶结构1506和1508、第三arc层1504和第三有机电介质层1502(见图15)之后得到的rram柱1602和对准结构1604、1606。
52.如图17所示，在结构400上形成封装层1702，包括rram柱1602的顶表面和侧壁以及对准结构1604和1606的顶表面和侧壁。在一个或多个实施例中，封装层1702包括sin，尽管本发明的实施例类似地考虑了用于形成封装层的其他绝缘(即，电介质)材料。然后，执行选择性蚀刻，例如rie，以去除设置在结构400的水平表面上的封装层1702，包括rram柱1602、对准结构1604、1606的顶表面、以及相邻结构之间的覆盖层502的上表面，如图18所示。因此，封装层1702将仅保留在rram柱1602和对准结构1604、1606的垂直侧壁上，以形成侧壁间隔体。
53.在图19中，电介质层1902沉积在结构400的上表面的至少一部分上，包括在覆盖层502的上表面上并围绕rram柱1602和对准结构1604、1606。在一个或多个实施例中，电介质层1902是低k ild层。然后执行cmp或替代的平坦化工艺以平坦化电介质层1902的上表面。
随后将在该电介质层1902中形成上金属布线(f3)，如将在下面进一步详细描述的。
54.如图20所示，在形成上金属布线层(f3)时，在电介质层1902的上表面上沉积牺牲sin层2002。然后在牺牲sin层2002的上表面上沉积金属氮化物(例如tin)硬掩模层2004，并且在tin硬掩模层的上表面上沉积原硅酸四乙酯(teos)层2006。sin层2002、tin硬掩模层2004和teos层2006中的一个或多个可使用例如cvd或pecvd工艺来沉积。在图21中，teos层2006被图案化，并且使用标准光刻和蚀刻，开口2102和2104形成在tin硬掩模层2004中以通过其暴露牺牲sin层2002的一部分。开口2102中的第一个与下面的下金属线404垂直对准，且开口2104中的第二个与下面的rram柱1602垂直对准。
55.现在参考图22，进行深rie或类似的选择性蚀刻，用于形成沟槽2202和2204。沟槽2202蚀刻穿过牺牲sin层2002、低k电介质层1902和覆盖层502，以暴露至少一部分下铜线404。该沟槽2202将形成通孔，该通孔将下铜线404与将在结构400的基础技术区域中形成的相应上铜线电连接。类似地，蚀刻沟槽2204穿过牺牲sin层2002并部分穿过低k电介质层1902以暴露结构400的存储器区域中rram柱的分别由第三和另一金属氮化物层1404和1406构成的顶部电极。
56.由于用于形成沟槽2202的深rie，在沟槽2204中将存在大量的过蚀刻，其可显著地侵蚀形成用于保护rram柱的侧壁隔离体的封装层1702。在区域2206中示出了保护rram柱的封装层1702的侵蚀。此侵蚀造成在对应的待形成的上铜线与金属氧化物转换层1402和rram柱的底部电极之间电短路的高风险，rram柱包括第二金属氮化物层1002。
57.为了消除或至少基本上减少rram柱的上铜线和底部电极之间短路的风险，在结构400的上表面上沉积共形电介质衬垫(即，钝化层)2302，包括在tin硬掩模层2004的至少一部分的上表面上、沟槽2202和2204的侧壁上，并围绕rram柱的至少一部分，如图23所示。应当理解，最接近形成rram柱的侧壁隔离体的封装层1702的小空间也将完全由电介质衬垫2302填充。电介质衬垫2302可以包括例如碳化硅(sic)、碳酸硅(sico)、sio2等，尽管本发明的实施例限于任何特定的电介质衬垫材料。
58.图24示出了根据本发明的一个或多个实施例的在执行共形电介质衬垫2302的各向同性回蚀之后的示例性结构400。从图24中可以明显看出，各向同性回蚀工艺将去除硬掩模层2004的上表面上的、沟槽2202的侧壁和底部上的、以及沟槽2204的侧壁的至少一部分上的开口区域中的共形电介质衬垫2302。共形电介质衬垫2302将保留在rram柱和沟槽2204之间的夹断区域(pinched-off region)中，以仅留下第四金属氮化物层1406的一部分，形成暴露在沟槽中的rram柱的顶部电极的上表面。该共形电介质衬垫2302将保护rram柱转换材料和底部电极不与将形成在沟槽2204中的上铜线短路。在各向同性回蚀工艺之后，rram柱的顶部电极1406的上表面的至少一部分通过凹陷的共形电介质衬垫2302暴露在沟槽中。在一个或多个实施例中，通过原子层蚀刻(ale)执行各向同性回蚀以实现精确的蚀刻控制，尽管本发明的实施例基本上涵盖任何各向同性干法或湿法蚀刻工艺。
59.在图25中，去除牺牲tin硬掩模层(图24中的2004)。在一个或多个实施例中，使用选择性蚀刻，例如稀释的氢过氧化物或sc1化学剂去除牺牲的tin硬掩模层。通过自对准共形电介质衬垫2302，在tin硬掩模去除期间，用于形成rram柱的顶部和底部电极的tin被有利地保护而免受损坏；此电介质衬垫材料夹断rram柱的下边缘并密封任何暴露的tin。图26示出了上层(f3)金属化工艺，由此在一个或多个实施例中，沉积铜以填充沟槽2202和2204，
从而分别形成上铜线2602和2604。然后执行平坦化工艺(例如cmp)以平坦化上铜线2602、2604并移除牺牲sin层(图25中的2002)直到低k电介质层1902。如前所述，增加与上铜线2604的底部自对准的共形电介质衬垫2302有利于防止tin电极对rram柱的损坏，如区域2606中所强调的，并且还防止上铜线2604和rram柱的底部电极之间的电短路，如区域2608中所强调的。
60.在本发明的替代实施例中，参考图27，如果用于形成沟槽2202和2204的金属过蚀不太深，使得沟槽2204的底部不退至rram柱的顶部电极之下，则自对准共形衬垫2302可以包括金属或类似的导电材料。如图27所示，共形衬垫2302形成在封装层1702的上表面上，形成用于保护rram柱的侧壁间隔体，如区域2702中所示。在该实施例中，共形衬垫2302优选包括例如tan、钌等。以这种方式，金属衬垫2302再次与上铜线2604的底部自对准，不仅防止对rram柱的下面的tin电极的损坏，而且提供rram柱的顶部电极和上铜线2604之间的呈现较低电阻的连接，因为连接接合将具有较大的表面积。
61.本发明的技术的至少一部分可以在集成电路中实现。在形成集成电路时，通常在半导体晶片的表面上以重复图案制造相同的管芯。每个管芯包括这里描述的器件，并且可以包括其它结构和/或电路。从晶片切割或切片出单个管芯，然后封装为集成电路。本领域技术人员将知道如何切割晶片和封装管芯以生产集成电路。附图中所示的任何示例性结构或其部分可以是集成电路的一部分。如此制造的集成电路被认为是本发明的一部分。
62.本领域技术人员将理解，上述示例性结构可以以原始形式(即，具有多个未封装芯片的单个晶片)分布为裸芯片、以封装形式分布、或者合并为受益于其中具有根据本发明的一个或多个实施例形成的rram器件的中间产品或最终产品的一部分。
63.根据本公开的方面的集成电路可以用于涉及rram的基本上任何应用和/或电子系统中，诸如但不限于交叉开关阵列等。用于实现本发明的实施例的合适的系统可以包括但不限于神经形态计算系统。结合了这种集成电路的系统被认为是本发明的一部分。给出这里提供的本公开的教导，本领域普通技术人员将能够设想本发明的实施例的其他实现方式和应用。
64.本文所述的本发明实施例的说明旨在提供对各种实施例的一般理解，且其并不旨在充当对可利用本文所述的结构和半导体制造方法的设备和系统的所有元件和特征的完整描述。根据本文的教导，许多其它实施例对于本领域技术人员将变得显而易见；利用并从其导出其它实施例，使得可在不脱离本发明的范围的情况下作出结构和逻辑替代和改变。附图也仅仅是代表性的，并且未按比例绘制。因此，说明书和附图应被认为是说明性的而非限制性的。
65.本发明的实施例在这里单独地和/或共同地由术语“实施例”来指代，这仅仅是为了方便，而不是要将本技术的范围限制于任何单个实施例或发明概念，如果实际上示出了多于一个的话。因此，尽管本文已经说明和描述了特定实施例，但是应当理解，实现相同目的布置可以替代所示的(一个或多个)特定实施例；也就是说，本公开旨在覆盖各种实施例的任何和所有修改或变化。上述实施例的组合以及本文未具体描述的其它实施例对于本领域技术人员在本文的教导下将变得显而易见。
66.本文所用的术语仅是为了描述特定实施例的目的，而不是要限制本发明。如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将
理解，术语“包括”和/或“包含”在本说明书中使用时，指定所陈述的特征、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、步骤、操作、元件、部件和/或其群组的存在或添加。如本文中可能使用的术语例如“上方”、“下方”、“上”、“下”、“顶部”和“底部”旨在指示元件或结构彼此的相对定位而非绝对定位。
67.以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括用于与如具体要求保护的其它要求保护的元件组合执行功能的任何结构、材料或动作。已经出于说明和描述的目的呈现了对各种实施例的描述，但是不旨在是穷举的或限于所公开的形式。在不背离本发明范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择和描述实施例是为了最好地解释本发明的原理和实际应用，并且使本领域的其他普通技术人员能够理解具有各种修改的各种实施例，这些修改适合于所设想的特定用途。
68.另外，在前述详细描述中，可以看出，为了使本公开流畅，将各种特征一起分组在单个实施例中。这种公开方法不应被解释为反映了所要求保护的实施例需要比每个权利要求中明确记载的特征更多的特征的意图。相反，如所附权利要求所反映的，发明主题在于少于单个实施例的所有特征。因此，以下权利要求由此被并入到详细描述中，其中每个权利要求独立地作为单独要求保护的主题。
69.给定在此提供的本发明的实施例的教导，本领域的普通技术人员将能够设想本发明的实施例的技术的其他实现方式和应用。尽管在此已经参考附图描述了本发明的说明性实施例，但是应当理解，本发明的实施例不限于这些精确的实施例，并且在不脱离所附权利要求的范围的情况下，本领域技术人员可以在其中进行各种其他改变和修改。