一种套刻误差测量标识的布局结构和芯片的制作方法

本公开实施例涉及光刻技术，尤指一种套刻误差测量标识的布局结构和芯片。

背景技术：

1、套刻误差(overlay，简称ovl)的稳定性对于量产制造的光刻工艺至关重要，是提升工艺能力和增加工艺窗口的关键。随着集成电路制造工艺最小线宽的不断缩小，先进节点制造工艺对套刻工艺误差的要求也愈发严苛，如何提高套刻误差的管控能力是光刻工艺面临的巨大问题。

2、首先经典套刻误差测量标识是微米级尺寸，但是先进节点工艺的电路关键尺寸远小于微米，而且在电路中套刻误差测量标识图形的密度远高于普通的套刻误差测量标识图形。套刻误差测量的取样环境已经不能代表电路的真实环境，开发接近于电路图形的新型测量标识十分必要；其次，由于制造工艺能力是围绕着电路中关键小尺寸图形开发的，所以套刻误差测量标识图形尺寸越接近关键电路，套刻误差测量标识三维结构的制作质量越好。微米级尺寸的套刻误差测量标识图形经过多道前续工艺后，形貌存在严重的变形现象，如果套刻误差测量标识的三维形貌呈现非对称，会引发测量信号的重心偏移，最终导致不精确的测量结果。

技术实现思路

0、发明概述

1、以下是对本文详细描述的主题的概述，本概述并非是为了限制权利要求的保护范围。

2、本公开实施例提供了一种套刻误差测量标识的布局结构，所述套刻误差测量标识包括位于芯片中心位置处的第一套刻误差测量标识；所述第一套刻误差测量标识包括：第一beol标识和第一feol标识；

3、所述第一beol标识和所述第一feol标识沿所述芯片中创建的直角坐标系的y轴方向依次分布；并且所述第一beol标识自身以及所述第一feol标识自身分别以y轴为对称轴呈镜像对称；所述直角坐标系的原点为所述芯片的中心；

4、所述第一beol标识被切分为m个块block，所述第一feol标识被切分为n个block，m和n为大于1的正整数；m和n的选择数值可以包括但不限于：2或3。

5、在本公开的示例性实施例中，所述芯片可以被划分为多个模块；

6、被切分后的所述第一beol标识的总体高度等于与所述第一beol标识相邻的m个模块的高度和；

7、被切分后的所述第一feol标识的总体高度等于与所述第一feol标识相邻的n个模块的高度和。

8、在本公开的示例性实施例中，被切分后的所述套刻误差测量标识的间隙的大小大于或等于所述间隙所需布线的宽度以及光刻所需宽度之和；

9、其中，所述套刻误差测量标识的间隙包括：同一组套刻误差测量标识内的block之间的间隙，以及不同组套刻误差测量标识的相邻block之间的间隙。

10、在本公开的示例性实施例中，被切分后的所述第一beol标识与被切分后的所述第一feol标识以所述直角坐标系x轴为对称轴呈镜像对称。

11、在本公开的示例性实施例中，将被切分后的所述第一beol标识对应的block的高度以及block之间间隙的高度之和称为第一高度；

12、将被切分后的所述第一feol标识对应的block的高度以及block之间间隙的高度之和称为第二高度；

13、所述第一高度等于所述第二高度。

14、在本公开的示例性实施例中，m＝n＝3；

15、被切分后的所述第一beol标识包括：block1、block2和block3；所述block1、所述block2和所述block3沿y轴负方向依次排列；所述block1、所述block2和所述block3的高度分别为b1、b3和b5；所述block1和所述block2之间的第一空隙s1的高度为b2；所述block2和所述block3之间的第二空隙s2的高度为b4；

16、被切分后的所述第一feol标识包括：block4、block5和block6；所述block6、所述block5和所述block4沿y轴负方向依次排列；所述block4、所述block5和所述block6的高度分别为f1、f3和f5；所述block4和所述block5之间的第三空隙s3的高度为b2+f2；所述block5和所述block6之间的第四空隙s4的高度为b4+f4；

17、所述block6与所述block3相邻，所述block6位于所述block3下方；所述block3和所述block6之间的空隙space1的高度为s；

18、b2＝b4；s＝2b2+d；

19、b5＝f5+f4，b3＝f3+f2，b1＝f1+f0；

20、b1、b2、b3、b4、b5、f0、f1、f2、f3、f4、f5和d均为正数；d为前段工艺beol和后段工艺feol过程中蚀刻前一个block和后一个block之间所需要的最小空隙。

21、在本公开的示例性实施例中，f0为所述block4上方的一部分空间高度；或者，f0为所述block4下方的一部分空间高度，f0作为block的间隙的一部分；其中，当被切分后的所述第一beol标识与被切分后的所述第一feol标识以所述直角坐标系x轴为对称轴呈镜像对称时，f0为所述block4上方的一部分空间高度。

22、在本公开的示例性实施例中，当所述第一beol标识相邻的m个模块的高度和发生变化时，调整被切分后的所述第一beol标识的高度，使得被调整后的所述第一beol标识的总体高度等于m个模块的发生变化后的高度和；

23、当所述第一feol标识相邻的n个模块的高度和发生变化时，调整被切分后的所述第一feol标识的高度，使得被调整后的所述第一feol标识的总体高度等于n个模块的发生变化后的高度和。

24、在本公开的示例性实施例中，所述芯片可以为矩形；所述套刻误差测量标识还可以包括：位于所述芯片四个顶角处的第二套刻误差测量标识；所述第二套刻误差测量标识包括：第二beol标识和第二feol标识；

25、所述直角坐标系的x轴和y轴将所述芯片划分为四个区域；所述四个区域包括：位于所述直角坐标系的第一象限的第一区域，位于所述直角坐标系的第二象限的第二区域，位于所述直角坐标系的第三象限的第三区域和位于所述直角坐标系的第四象限的第四区域；

26、所述第一区域的第二套刻误差测量标识和所述第二区域的第二套刻误差测量标识以y轴为对称轴呈镜像对称；

27、所述第三区域的第二套刻误差测量标识和所述第四区域的第二套刻误差测量标识以y轴为对称轴呈镜像对称；

28、所述第一区域的第二套刻误差测量标识和所述第四区域的第二套刻误差测量标识以x轴为对称轴呈镜像对称；

29、所述第二区域的第二套刻误差测量标识和所述第三区域的第二套刻误差测量标识以x轴为对称轴呈镜像对称。

30、本公开实施例还提供了一种芯片，可以包括所述的套刻误差测量标识的布局结构。

31、在阅读并理解了附图和详细描述后，可以明白其他方面。

32、附图概述

33、附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

34、图1为本公开实施例的套刻误差测量标识的布局结构示意图；

35、图2为本公开实施例的方案一中beol1和feol1的结构示意图；

36、图3为本公开实施例的方案一中beol1和feol1中高度对比示意图；

37、图4为本公开实施例的拉伸beol1和feol1后的结构示意图；

38、图5为本公开实施例的方案三中beol1和feol1的结构示意图；

39、图6为本公开实施例的方案四中beol1和feol1的结构示意图；

40、图7为本公开实施例的芯片组成框图。

41、详述

42、本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在详细实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

43、本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行多种修改和改变。

44、此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。

45、本公开实施例提供了一种套刻误差测量标识的布局结构1，如图1所示，所述套刻误差测量标识包括位于芯片中心位置处的第一套刻误差测量标识；所述第一套刻误差测量标识包括：第一beol(back end of line，后道工序)标识beol1和第一feol(front end ofline，前道工序)标识feol1；

46、所述第一beol标识beol1和所述第一feol标识feol1沿所述芯片中创建的直角坐标系的y轴方向依次分布；并且所述第一beol标识beol1自身以及所述第一feol标识feol1自身分别以y轴为对称轴呈镜像对称；所述直角坐标系的原点为所述芯片的中心；

47、所述第一beol标识beol1被切分为m个block(块)，所述第一feol标识feol1被切分为n个block，m和n为大于1的正整数；m和n的选择数值可以包括但不限于：2和3。

48、在本公开的示例性实施例中，基于企业实际生产，针对先进节点集成电路制造光刻工艺的套刻误差管控难题，提出了新型套刻误差测量系统的开发方案。根据制造工艺层次的实际条件，独立开发新型的套刻误差测量标识的布局方案，不仅可以缩小新型套刻误差测量标识的尺寸，作为电路本身使用，并且套刻误差测量标识还可以嵌套在电路中，使得测量反应的结果更加接近于实际电路的特征。

49、在本公开的示例性实施例中，在先进节点集成电路制造光刻工艺的关键层次上，开发出可以满足先进工艺节点集成电路制造工艺的测量系统，在保持测量敏感度的同时，提高了测量的精确性，降低了测量误差，有效提高了套刻误差的精确性和稳定性，最终改善良率。

50、在本公开的示例性实施例中，根据制造工艺流程的不同，可以将ovl的测量标识工艺分为beol和feol两部分，套刻误差的精确性受到工艺流程中前道制造工艺的影响。前道制造工艺的波动会影响套刻误差测量标识的制作质量，导致套刻误差测量标识的物理形貌发生变化，与预期所需的形貌存在偏差。尤其是非对称形貌，会导致套刻误差测量结果出现失真。并且由于大尺寸的套刻误差测量标识受到cmp(chemical mechanical polishing化学机械抛光)的影响以及etch(光刻)的负载效应，tf(薄膜)后沟道侧壁均匀度以及光刻照明条件等影响，在套刻误差测量标识设计时必须进行相应的优化。将大尺寸的套刻误差测量标识的图形进行segmentation(切割处理)成小尺寸的图形。从微观上看，由于小尺寸的图形接近先进节点集成电路制造光刻工艺的电路尺寸，所以经过cmp和etch工艺后仍然三维形貌良好。从宏观上来看，小尺寸图形组成的套刻误差测量标识的结构仍然可以被正常测量，并且这种碎片化后的类似光栅结构提高了图形的均匀性，缓解了凹陷现象。

51、在本公开的示例性实施例中，套刻误差测量标识最初其实是一个整体的长条形标识，该标识的中间是不可以走线的，这严重影响芯片的性能，所以为了提高芯片性能，将最初的套刻误差测量标识切分成多组小的ovl，并通过一定的方案优化，预留出足够的绕线资源，优化方案包括28process(工序)的先进节点集成电路制造光刻工艺。28process的先进节点集成电路制造光刻工艺中beol分布可以包括33组，feol分布可以包括43组(在不同的优化工艺中，可以包含不同的工序数，beol和feol也可以包括不同的组数)。28process的先进节点集成电路制造光刻工艺之前没有对ovl mark(套刻误差测量标识)中的beol和feol进行拆分的例子及经验，有不可预知的风险，属于highrisk(高风险)。然而之前的其他工序(即，非28process)的相关方案中对ovl mark切分的block过多，存在工艺以及测量上的问题，不具有可行性。

52、在本公开的示例性实施例中，结合绕线和工艺要求，以及目前layout(设计图)布局，提出以下切分方案：将feol1切分成2-3个block，将beol1切分成2-3个block，block之间考虑ovl mark之间的组合关系，仍保持相关方案中的竖长条排列方式。通过限制block之间的间隙，使得beol1和feol1整体处于芯片中心位置。

53、在本公开的示例性实施例中，芯片2总体布局如图1所示，以芯片总体呈矩形分布，其中chip x(即芯片长度)为23931微米，chip y(即芯片高度)为32103微米为例说明本公开实施例方案。

54、在本公开的示例性实施例中，所述套刻误差测量标识还可以包括：位于所述芯片四个顶角处的第二套刻误差测量标识；所述第二套刻误差测量标识包括：第二beol标识beol2和第二feol标识feol2；

55、所述直角坐标系的x轴和y轴将所述芯片划分为四个区域；所述四个区域包括：位于所述直角坐标系的第一象限的第一区域，位于所述直角坐标系的第二象限的第二区域，位于所述直角坐标系的第三象限的第三区域和位于所述直角坐标系的第四象限的第四区域；

56、所述第一区域的第二套刻误差测量标识和所述第二区域的第二套刻误差测量标识以y轴为对称轴呈镜像对称；

57、所述第三区域的第二套刻误差测量标识和所述第四区域的第二套刻误差测量标识以y轴为对称轴呈镜像对称；

58、所述第一区域的第二套刻误差测量标识和所述第四区域的第二套刻误差测量标识以x轴为对称轴呈镜像对称；

59、所述第二区域的第二套刻误差测量标识和所述第三区域的第二套刻误差测量标识以x轴为对称轴呈镜像对称。

60、在本公开的示例性实施例中，整个芯片划分为4个mesh(网格)，或称为区域，每个mesh划分为多个模块，beol1和feol1可以竖直分布于整个芯片的正中央，相邻模块有timing arc(时序弧)，但ovl mark处不可走线。

61、在本公开的示例性实施例中，被切分后的所述套刻误差测量标识的间隙的大小大于或等于所述间隙所需布线的宽度以及光刻所需宽度之和；

62、其中，所述套刻误差测量标识的间隙包括：同一组套刻误差测量标识内的block之间的间隙，以及不同组套刻误差测量标识的相邻block之间的间隙。

63、在本公开的示例性实施例中，所述ovl mark之间存在间隙，此间隙可以用于相邻mesh的走线，该间隙的宽度或距离(简称间距)的计算方式可以包括：

64、获取与ovl mark临近的模块的port(接口)数量；其中，pin(引脚)和port设置方式可以采用3track2port【每3条track(轨迹)设置2个port，pin设置于track上】的方式(采用3track2port方式是因为该方式能够利用到本技术实施例相关设计中用到的最多绕线资源，其他的方式还包括1track1port、2track1port等方式，采用哪种走线方式由设计需要走多少线以及能够有多少资源供走线来决定，例如，工艺中相邻port需要的最小间距spacing。因此，在不同的设计场景中可以选择相应的设置方式)；

65、根据pin的设置位置确定出主要的布线层、pitch(是指设置有pin的track之间的间距；并不是所有的track上均设置pin，为了使得走线之间留有空间，一般每间隔一个或多个track后在相应的track上设置pin)以及布线层之间的width(宽度)；

66、根据确定出的pitch和width计算确定出的布线层在布线时所需的布线资源的数量，并根据所述布线资源的数量确定布线所需留出的第一间距；确定光刻所需的第二间距；

67、将所述第一间距和所述第二间距之和作为ovl mark之间至少所需保留的间距。

68、在本公开的示例性实施例中，ovl mark的高度与上述的ovl mark之间(指芯片的高度方向上每相邻两组ovl mark之间)至少所需保留的间距之和等于整体芯片的高度。

69、在本公开的示例性实施例中，所述芯片可以被划分为多个模块；

70、被切分后的所述第一beol标识beol1的总体高度等于与所述第一beol标识beol1相邻的m个模块的高度和；

71、被切分后的所述第一feol标识feol1的总体高度等于与所述第一feol标识feol1相邻的n个模块的高度和。

72、在本公开的示例性实施例中，套刻尺寸是固定的，feol1和beol1划分多少段是根据芯片被partation(划分)的模块的大小去划分的，相关技术中大部分芯片partation出的模块的大小使得将feol1和beol1划分为2-3段时ovl的总体高度已经能够被partation出的模块覆盖。如果在一些实施例中芯片partation出的模块的大小增加，则可以相应地将feol1和beol1划分为更多的段数，例如4段、5段等，以使得partation出的模块的大小能够覆盖feol1和beol1被划分更多段后的ovl的总体高度。

73、在本公开的示例性实施例中，可以根据芯片中临近ovl mark的模块的划分情况，将beol1和feol1分别切割为2～3个block，即，beol1的总体高度等于与该beol相邻的2～3个模块的高度和，feol1的总体高度等于与该feol1相邻的2～3个模块的高度和。

74、在本公开的示例性实施例中，可以将被切分后的所述第一beol标识beol1对应的block的高度以及block之间间隙的高度之和称为第一高度；

75、将被切分后的所述第一feol标识feol1对应的block的高度以及block之间间隙的高度之和称为第二高度；

76、所述第一高度等于所述第二高度。

77、在本公开的示例性实施例中，m和n可以相等，也可以不相等，下面以m和n相等的情况为例说明本公开实施例方案。其中，下述的方案一中第一套刻误差测量标识的整体位于芯片中心并相对于芯片中心对称，但被划分后的beol1和feol1相对于x轴并不一定对称；方案二中被划分后的beol1和feol1相对于x轴是对称的；方案三和方案四改变了芯片的尺寸，从而改变了芯片中划分出的模块的尺寸，使得beol1与feol1的高度随之变化。通过上述方案的逐渐优化，使得时序逐渐变好。

78、方案一

79、在本公开的示例性实施例中，如图2、图3所示，m＝n＝3；

80、被切分后的所述第一beol标识beol1包括：block1、block2和block3；所述block1、所述block2和所述block3沿y轴负方向依次排列；所述block1、所述block2和所述block3的高度分别为b1、b3和b5；所述block1和所述block2之间的第一空隙s1的高度为b2；所述block2和所述block3之间的第二空隙s2的高度为b4；

81、被切分后的所述第一feol标识feol1包括：block4、block5和block6；所述block6、所述block5和所述block4沿y轴负方向依次排列；所述block4、所述block5和所述block6的高度分别为f1、f3和f5；所述block4和所述block5之间的第三空隙s3的高度为b2+f2；所述block5和所述block6之间的第四空隙s4的高度为b4+f4；

82、所述block6与所述block3相邻，所述block6位于所述block3下方；所述block3和所述block6之间的空隙space1的高度为s；

83、b2＝b4；s＝2b2+d；

84、b5＝f5+f4，b3＝f3+f2，b1＝f1+f0；

85、b1、b2、b3、b4、b5、f0、f1、f2、f3、f4、f5和d均为正数，d为前段工艺beol和后段工艺feol过程中蚀刻前一个block和后一个block之间所需要的最小空隙；

86、在本公开的示例性实施例中，f0为所述block4上方的一部分空间高度；或者，f0为所述block4下方的一部分空间高度，f0作为block的间隙的一部分。其中，当被切分后的所述第一beol标识与被切分后的所述第一feol标识以所述直角坐标系x轴为对称轴呈镜像对称时，f0为所述block4上方的一部分空间高度。

87、在本公开的示例性实施例中，b2≥400μm(微米)，b4≥400μm，s≥600μm。

88、在本公开的示例性实施例中，可以选择b1＝1335.999μm，b2＝1050μm，b3＝1320μm，b4＝1050μm，b5＝521.333μm，s＝2100+500μm。

89、在本公开的示例性实施例中，beol1和feol1的宽度可以选择52.444μm。

90、在本公开的示例性实施例中，通过对方案一中初期方案的探索和拓展，为了优化时序，提出了另一种套刻误差测量标识结构的布局方式实施例。

91、在本公开的示例性实施例中，可以满足b1≤2400μm，b2≥3200μm，b3≤500μm，b4≥3200μm，b5≤300μm，s≥600μm。

92、在本公开的示例性实施例中，beol1和feol1的宽度可以选择52.444μm。

93、方案二

94、在本公开的示例性实施例中，被切分后的所述第一beol标识beol1与被切分后的所述第一feol标识feol1以所述直角坐标系x轴为对称轴呈镜像对称。

95、在本公开的示例性实施例中，在上述方案一的基础上，为了拓展套刻误差测量标识结构的布局方式，如图4所示，尝试将所述第一高度和所述第二高度均延长为第一预设长度。

96、在本公开的示例性实施例中，例如，可以将beol1的高度拉伸为10467um，将feol1高度拉伸为10467um。

97、在本公开的示例性实施例中，详细的拉伸方案可以包括：

98、将所述block3被划分出一部分作为block7，block7的高度为b7，被划分后的block3和block7之间的第五空隙s5的高度为b6；b6＝b2；

99、将所述block6被划分出一部分作为block8，block8的高度为f7，被划分后的block6和block8之间的第六空隙s6的高度为f6+b6；

100、所述block7和所述block8之间的空隙space2的高度为s-2b6；

101、b6、b7、f6、f7为正数。

102、在本公开的示例性实施例中，拉伸后beol1和feol1中多个block的高度可以变为b1＝1335.999μm，b2＝1050μm，b3＝1320μm，b4＝1050μm，b5＝321.333μm，b6＝1050μm，b7＝200μm，s＝500μm。

103、在本公开的示例性实施例中，beol1和feol1呈镜像分布的布局方式，实现了ovlmark的稳定性及套刻测量结果准确性。

104、在本公开的示例性实施例中，出于对利用率和时序的要求，通过上述方案更改了beol1和feol1的尺寸大小以期获得更好的timing(时序)、更好的利用率和更多的绕线资源，然而先进节点集成电路制造光刻工艺中后道工艺使用了浸没式曝光机，测试上一组套刻误差测量标识的高度为5000um，再考虑不同组的套刻误差测量标识之间间隙的高度，图4中拉伸后的beol1的高度(beol1中多个block的高度以及block之间的间隙高度之和)已经超过了机器所能覆盖的测试范围，因此，可以调整套刻误差测量标识结构的布局方式。在其他实施例中，如果先进节点集成电路制造光刻工艺中后道工艺使用其他形式的曝光机，或者测试上一组套刻误差测量标识的高度小于5000um，从而使得图4中拉伸后的beol1的高度满足机器所能覆盖的测试范围，则可以采用图4中的拉伸方案，因此，任何布局方式均需要结合实际工艺要求来实施。

105、方案三

106、在本公开的示例性实施例中，当所述第一beol标识相邻的m个模块的高度和发生变化时，调整被切分后的所述第一beol标识的高度，使得被调整后的所述第一beol标识的总体高度等于m个模块的发生变化后的高度和；

107、当所述第一feol标识相邻的n个模块的高度和发生变化时，调整被切分后的所述第一feol标识的高度，使得被调整后的所述第一feol标识的总体高度等于n个模块的发生变化后的高度和。

108、在本公开的示例性实施例中，如图5所示，基于方案一中的实施例，可以将所述block1向下移动b2高度，使得所述block1与所述block2相连，并且将所述block4向上移动b2高度。

109、在本公开的示例性实施例中，与方案一相比较，除了b2＝0，其它数据没有变化。

110、在本公开的示例性实施例中，可以选择b1＝1335.999μm，b2＝1050μm，b4＝1050μm，b5＝321.333μm，b6＝1050μm，b7＝200μm，s＝500μm。

111、在本公开的示例性实施例中，beol1和feol1的宽度可以选择52.444μm。

112、在本公开的示例性实施例中，通过此种布局方式的改变，相对于之前的布局结构，走线资源更多，时序更好，设计所能达到的频率更高，算力更大。

113、方案四

114、在本公开的示例性实施例中，当所述第一beol标识相邻的m个模块的高度和发生变化时，调整被切分后的所述第一beol标识的高度，使得被调整后的所述第一beol标识的总体高度等于m个模块的发生变化后的高度和；

115、当所述第一feol标识相邻的n个模块的高度和发生变化时，调整被切分后的所述第一feol标识的高度，使得被调整后的所述第一feol标识的总体高度等于n个模块的发生变化后的高度和。

116、在本公开的示例性实施例中，如图6所示，基于方案一中的实施例，为了随着模块大小的变化调整beol1和feol1的高度，可以将所述block2并入所述block1获得新的block1，将所述block3拆分为新的block2和新的block3；

117、所述新的block1和所述新的block2之间的第七空隙s7的高度仍为b2；所述新的block2和所述新的block3之间的第八空隙s8的高度仍为b4；

118、将所述block5并入所述block4获得新的block4，将block6拆分为新的block5和新的block6；

119、所述新的block4和所述新的block5之间的第九空隙s9的高度仍为b2+f2；所述新的block5和所述新的block6之间的第十空隙s10的高度仍为b4+f4；

120、所述新的block3和所述新的block6之间的空隙space3的高度为s-2b2(此处s为方案一中space1的高度)。

121、在本公开的示例性实施例中，方案四相对于方案三有更低的processmanufacturing risk(加工制造风险)。

122、在本公开的示例性实施例中，在方案一的基础上，对block1和block2进行了合并，对block4和block5进行了合并，并对block3和block6进行了拆分。

123、在本公开的示例性实施例中，新的block1的高度为b1-1，新的block2的高度为b3-1，新的block3的高度为b5-1，新的block4的高度为f5-1，新的block5的高度为f3-1，新的block6的高度为f1-1。

124、在本公开的示例性实施例中，b1-1＝b1+b3，f1-1＝f1+f3。

125、在本公开的示例性实施例中，根据方案一的实施例，可以选择b1-1＝1335.999+1320，b3-1＝321.333，b5-1＝200，space3的高度为500μm。

126、在本公开的示例性实施例中，b1-1＝f1-1+f0，b3-1＝f3-1+f2；b5-1＝f5-1+f4；

127、1050≤b2-1≤1100，270≤b3-1≤370，1050≤b4-1≤1100，150≤b5-1≤250。

128、本公开实施例还提供了一种芯片2，如图7所示，可以包括所述的套刻误差测量标识的布局结构1。

129、在本公开的示例性实施例中，前述的套刻误差测量标识的布局结构1中的任意一项实施例均适用于该芯片2实施例中，在此不再一一赘述。

130、本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于ram、rom、eeprom、闪存或其他存储器技术、cd-rom、数字多功能盘(dvd)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。