阵列基板行驱动电路的制作方法

本技术涉及显示，具体涉及一种阵列基板行驱动电路。

背景技术：

1、阵列基板行驱动电路(gate-driver on array，goa)可将提供栅极驱动信号的覆晶薄膜(chip on film，cof)的移位寄存功能集成在显示面板上，实现显示面板的窄边框设计，因此，goa成为目前应用于显示面板的主流驱动方案。

2、为通过goa向显示面板的像素驱动电路提供不同类型的驱动信号，如补偿控制信号、发光控制信号、数据写入控制信号、初始化控制信号等的驱动信号，goa需要与多根goa信号线电性连接，基于多根goa信号线提供的信号以及goa的电路架构向像素驱动电路提供不同类型的驱动信号。

3、然而，与goa电性连接的goa信号线数量较多，goa和goa信号线在显示面板中占据的空间较大，不利于显示面板的窄边框化。

技术实现思路

1、本技术提供一种阵列基板行驱动电路，旨在解决因阵列基板行驱动电路接入的goa信号线数量较多而阻碍显示面板窄边框化的技术问题。

2、第一方面，本技术提供一种阵列基板行驱动电路，包括级联的多级栅极驱动模块，第n级所述栅极驱动模块包括：

3、上拉控制单元，所述上拉控制单元与第n-p级所述栅极驱动模块的第一级传信号输出端以及第n级所述栅极驱动模块的第一节点电性连接，所述上拉控制单元用于在所述第一级传信号输出端的第一级传信号的控制下，上拉所述第一节点的电位；

4、上拉单元，所述上拉单元与所述阵列基板行驱动电路的第一时钟信号端、所述阵列基板行驱动电路的第二时钟信号端、所述第一节点、第n级所述栅极驱动模块的第二级传信号输出端以及第n级所述栅极驱动模块的驱动信号输出端电性连接，所述上拉单元用于在所述第一节点的电位、所述第一时钟信号端的第一时钟信号以及所述第二时钟信号端的第二时钟信号的控制下，向所述第二级传信号输出端输出第二级传信号以及向所述驱动信号输出端输出驱动信号；

5、下拉单元，所述下拉单元与第n+p级所述栅极驱动模块的第三级传信号输出端、所述第一节点以及所述阵列基板行驱动电路的第一参考信号端电性连接，所述下拉单元用于在所述第三级传信号输出端的第三级传信号以及所述第一参考信号端的参考低电平信号的控制下，下拉所述第一节点的电位；

6、第一下拉维持单元，所述第一下拉维持单元与所述阵列基板行驱动电路的第一低频时钟信号端、所述第一节点以及所述第一参考信号端电性连接，所述第一下拉维持单元用于在所述第一低频时钟信号端的第一低频时钟信号的控制下，基于所述参考低电平信号维持所述第一节点的电位为低电位；

7、第二下拉维持单元，所述第二下拉维持单元与所述阵列基板行驱动电路的第二低频时钟信号端、所述第一节点以及所述第一参考信号端电性连接，所述第二下拉维持单元用于在所述第二低频时钟信号端的第二低频时钟信号的控制下，基于所述参考低电平信号维持所述第一节点的电位为低电位；

8、全局复位单元，所述全局复位单元与所述第一节点、所述第一低频时钟信号端、所述第二低频时钟信号端以及所述第一参考信号端电性连接，所述全局复位单元用于在所述第一低频时钟信号以及所述第二低频时钟信号的控制下，将所述参考低电平信号提供至所述第一节点；

9、其中，所述第一节点为所述上拉控制单元和所述上拉单元之间线路的节点，n为大于或等于1的整数，p为大于或等于1的整数，且p小于n。

10、在本技术提供的阵列基板行驱动电路中，在任一帧显示周期的有效显示阶段内，所述第一低频时钟信号和所述第二低频时钟信号中的一者为低电平信号，所述第一低频时钟信号和所述第二低频时钟信号中的另一者为高电平信号；

11、且在第m帧显示周期和第m+1帧显示周期内，于第一预设时点，所述第一低频时钟信号和所述第二低频时钟信号中的一者自所述高电平信号切换为所述低电平信号，于第二预设时点，所述第一低频时钟信号和所述第二低频时钟信号中的另一者自所述低电平信号切换为所述高电平信号；

12、其中，所述第一预设时点和所述第二预设时点均不早于所述第m帧显示周期的所述有效显示阶段的第一结束时点，且所述第一预设时点和所述第二预设时点均不晚于所述第m+1帧显示周期的所述有效显示阶段的第二起始时点，m为大于或者等于1的整数。

13、在本技术提供的阵列基板行驱动电路中，所述全局复位单元包括第一晶体管以及第二晶体管；

14、所述第一晶体管的栅极和所述第二晶体管的栅极中的一者与所述第一低频时钟信号端电性连接，所述第一晶体管的栅极和所述第二晶体管的栅极中的另一者与所述第二低频时钟信号端电性连接，所述第一晶体管的源极与所述第一参考信号端电性连接，所述第一晶体管的漏极与所述第二晶体管的源极电性连接，所述第二晶体管的漏极与所述第一节点电性连接；

15、在所述第一预设时点和所述第二预设时点之间，所述第一晶体管和所述第二晶体管中的一者基于所述第一低频时钟信号而导通，所述第一晶体管和所述第二晶体管中的另一者基于所述第二低频时钟信号而导通。

16、在本技术提供的阵列基板行驱动电路中，所述第一晶体管和所述第二晶体管均为n型晶体管或均为p型晶体管，所述第一晶体管和所述第二晶体管在所述第一低频时钟信号和所述第二低频时钟信号均为第一电平信号的控制下，将所述参考低电平信号提供至所述第一节点。

17、在本技术提供的阵列基板行驱动电路中，至少从所述第m帧显示周期的所述有效显示阶段的第一起始时点到第一预设时点之间，所述第一低频时钟信号和所述第二低频时钟信号中的一者为所述第一电平信号，且从所述第一预设时点至少到所述第m+1帧显示周期的所述有效显示阶段的第二结束时点，所述第一低频时钟信号和所述第二低频时钟信号中的一者为第二电平信号；

18、至少从所述第一起始时点到第二预设时点之间，所述第一低频时钟信号和所述第二低频时钟信号中的另一者为所述第二电平信号，且自所述第二预设时点至少到所述第二结束时点，所述第一低频时钟信号和所述第二低频时钟信号中的另一者为所述第一电平信号；

19、其中，所述第一预设时点晚于所述第二预设时点，所述第一电平信号为所述低电平信号和所述高电平信号中的一者，所述第二电平信号为所述低电平信号和所述高电平信号中的另一者。

20、在本技术提供的阵列基板行驱动电路中，所述第一预设时点和所述第二预设时点之间的时长差大于或等于第一预设时长。

21、在本技术提供的阵列基板行驱动电路中，从所述第一预设时点到第三预设时点，所述第一低频时钟信号和所述第二低频时钟信号中的一者为所述第二电平信号，所述第三预设时点不早于所述第二结束时点；

22、从所述第二预设时点到第四预设时点，所述第一低频时钟信号和所述第二低频时钟信号中的另一者为所述第一电平信号，所述第四预设时点不晚于第m+2帧显示周期的所述有效显示阶段的第三起始时点，且所述第四预设时点晚于所述第三预设时点。

23、在本技术提供的阵列基板行驱动电路中，所述第四预设时点和所述第三预设时点之间的时长差与所述第一预设时点和所述第二预设时点之间的时长差相同。

24、在本技术提供的阵列基板行驱动电路中，所述上拉控制单元包括第三晶体管，所述第三晶体管的栅极和所述第三晶体管的源极与所述第一级传信号输出端电性连接，所述第三晶体管的漏极与所述第一节点电性连接；

25、和/或，所述上拉单元包括第四晶体管以及第五晶体管，所述第四晶体管的栅极与所述第一节点电性连接，所述第四晶体管的源极与所述第一时钟信号端电性连接，所述第四晶体管的漏极与所述第二级传信号输出端电性连接，所述第五晶体管的栅极与所述第一节点电性连接，所述第五晶体管的源极与所述第二时钟信号端电性连接，所述第五晶体管的漏极与所述驱动信号输出端电性连接；

26、和/或，所述下拉单元包括第六晶体管，所述第六晶体管的栅极与所述第三级传信号输出端电性连接，所述第六晶体管的源极与所述第一参考信号端电性连接，所述第六晶体管的漏极与所述第一节点电性连接；

27、和/或，所述第一下拉维持单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十七晶体管以及第十八晶体管，所述第七晶体管的栅极、所述第七晶体管的源极与所述第一低频时钟信号端电性连接，所述第七晶体管的漏极与所述第八晶体管的源极电性连接，所述第八晶体管的栅极与所述第一节点电性连接，所述第九晶体管的栅极与所述第七晶体管的漏极电性连接，所述第九晶体管的源极与所述第一低频时钟信号端电性连接，所述第九晶体管的漏极与第n级所述栅极驱动模块的第二节点电性连接，所述第十晶体管的栅极与所述第八晶体管的栅极电性连接，所述第十晶体管的源极与所述第一参考信号端电性连接，所述第十晶体管的漏极与所述第二节点电性连接，所述第十一晶体管的栅极与所述第二节点电性连接，所述第十一晶体管的源极与所述第一参考信号端电性连接，所述第十一晶体管的漏极与所述第一节点电性连接，所述第十七晶体管的栅极与所述第二节点电性连接，所述第十七晶体管的源极与所述第一参考信号端电性连接，所述第十七晶体管的漏极与所述第二节点电性连接，所述第十八晶体管的栅极与所述第二节点电性连接，所述第十八晶体管的源极与所述第一参考信号端电性连接，所述第十八晶体管的漏极与所述驱动信号输出端电性连接；

28、和/或，所述第二下拉维持单元包括第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管以及第十九晶体管以及第二十晶体管，所述第十二晶体管的栅极、所述第十二晶体管的源极与所述第二低频时钟信号端电性连接，所述第十二晶体管的漏极与所述第十三晶体管的源极电性连接，所述第十三晶体管的栅极与所述第一节点电性连接，所述第十四晶体管的栅极与所述第十二晶体管的漏极电性连接，所述第十四晶体管的源极与所述第二低频时钟信号端电性连接，所述第十四晶体管的漏极与第n级所述栅极驱动模块的第三节点电性连接，所述第十五晶体管的栅极与所述第十三晶体管的栅极电性连接，所述第十五晶体管的源极与所述第一参考信号端电性连接，所述第十五晶体管的漏极与所述第三节点电性连接，所述第十六晶体管的栅极与所述第三节点电性连接，所述第十六晶体管的源极与所述第一参考信号端电性连接，所述第十六晶体管的漏极与所述第一节点电性连接，所述第十九晶体管的栅极与所述第三节点电性连接，所述第十九晶体管的源极与所述第一参考信号端电性连接，所述第十九晶体管的漏极与所述第三节点电性连接，所述第二十晶体管的栅极与所述第三节点电性连接，所述第二十晶体管的源极与所述第一参考信号端电性连接，所述第二十晶体管的漏极与所述驱动信号输出端电性连接。

29、在本技术提供的阵列基板行驱动电路中，第n级所述栅极驱动模块还包括防漏电单元，所述防漏电单元与所述第一节点、所述阵列基板行驱动电路的第二参考信号端、所述第一下拉维持单元、所述第二下拉维持单元、所述下拉单元以及所述全局复位单元电性连接，所述防漏电单元用于在所述第一节点的电位以及所述第二参考信号端的参考高电平信号的控制下，防止所述第一下拉维持单元、所述第二下拉维持单元、所述下拉单元以及所述全局复位单元漏电。

30、本技术提供的阵列基板行驱动电路通过将栅极驱动模块中的全局复位单元与阵列基板行驱动电路的第一低频时钟信号端以及第二低频时钟信号端电性连接，以替代将全局复位单元与阵列基板行驱动电路的全局复位信号端电性连接，从而减少与阵列基板行驱动电路电性连接的信号端的数量，进而减少与信号端对应连接的goa信号线数量，有利于显示面板的窄边框化。