半导体封装结构及其制造方法与流程

本公开涉及半导体封装结构和其制造方法。

背景技术：

mems装置(如本文中所使用，术语“mems”可指代单个微机电系统或指代多个微机电系统)是通过微型化整合于芯片中的半导体元件。随着如智能电话和平板电脑的行动装置逐渐变得普遍，mems装置已收获大量关注。

mems装置大体上包含裸片、引线框和模制原料。由于模制原料的热膨胀系数(coefficientofthermalexpansion；cte)显着不同于引线框的热膨胀系数，故由于温度改变可能产生热应力，尤其在回焊工艺中更是如此。期望减小mems装置中的应力以改进其性能。

技术实现要素：

根据本公开的一些实施例，半导体封装结构包含裸片座、多个引线、电子组件和封装体。多个引线中的每一个与裸片座分离且具有面向裸片座的内侧表面。电子组件安置于裸片座上。封装体覆盖裸片座、多个引线和电子组件。封装体与裸片座的底部表面和多个引线的内侧表面直接接触。

根据本公开的一些实施例，半导体封装结构包含第一介电层、多个引线、裸片座、电子组件、多个线接合和第二介电层。多个引线邻接第一介电层的侧面安置。裸片座安置于第一介电层上且与多个引线分离。电子组件安置于裸片座的上表面上。多个线接合电连接到电子组件和多个引线。第二介电层密封多个引线、裸片座、电子组件和线接合。

根据本公开的一些实施例，制造半导体封装结构的方法包含：提供包含裸片座和与裸片座分离的多个引线的引线框；将电子组件安置于裸片座的上表面上且将电子组件电连接到多个引线；以及形成覆盖裸片座、多个引线和电子组件的封装体以产生半导体封装结构。裸片座的底部表面高于多个引线的底部表面。

附图说明

当结合附图阅读时，从以下详细描述容易理解本公开的各方面。应注意，各种特征可能并不按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。

图1a是根据本公开的一些实施例的半导体封装结构的横截面。

图1b是根据本公开的一些实施例的另一半导体封装结构的横截面。

图2是根据本公开的一些实施例的另一半导体封装结构的横截面。

图3a是根据本公开的一些实施例的另一半导体封装结构的俯视图。

图3b是如图3a中所说明的根据本公开的一些实施例的半导体封装结构的横截面。

图4a、图4a(a)、图4a(b)、图4b、图4c、图4d和图4e说明根据本公开的一些实施例的用于制造半导体封装结构的方法的各个阶段。

图5a、图5b、图5c、图5d、图5e和图5f说明根据本公开的一些实施例的用于制造半导体封装结构的另一方法的各个阶段。

贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述，本公开将更显而易见。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些组件和布置只是实例且并不意欲为限制性的。在本公开中，在以下描述中，提及第一特征在第二特征上方或上的形成或安置可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。

下文详细论述本公开的实施例。然而，应了解，本公开提供可在各种具体上下文中体现的多个适用的概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。

本公开描述适合于制造具有密封引线框(leadframe)的裸片座(diepaddle)的底部表面的密封体(例如，模制原料)的半导体封装结构的技术，其可减小安置于引线框上的电子组件上的应力。在比较实施例中，密封体覆盖电子组件和引线框且暴露引线框的引线的底部表面和引线框的裸片座的底部表面，且凸点附接到引线的底部表面和裸片座的底部表面以用于电连接和热耗散；然而，显著应力将由于裸片座与密封体之间的cte的差而产生。相较于比较实施例中的半导体封装结构，在根据本公开的一些实施例中，裸片座的底部表面高于引线框的引线的底部表面，密封体不仅覆盖安置于裸片座的上部表面上的电子组件且还覆盖裸片座的底部表面，且已发现，电子组件上的由裸片座与密封体之间的cte的差产生的应力可有效地降低。在根据本公开的一些实施例中，安置于裸片座的底部表面上的凸点可省略，其可进一步减小电子组件上的应力且改进半导体封装结构的性能。

图1a是根据本公开的一些实施例的半导体封装结构1的横截面。如图1中所展示，半导体封装结构1包含引线框10、电子组件40和封装体60。

引线框10可包含裸片座11和与裸片座11分离的多个引线12。裸片座11和引线12可由铜、铜合金或另一适合的金属或合金制成。在一些实施例中，裸片座11和引线12可包含以下中的一种或组合：铁、镍、铁合金、镍合金或任何其它适合的金属或金属合金。

裸片座11可包含表面11a和与表面11a相对的表面11b。每一引线12可包含表面12a和与表面12a相对的表面12b。在一些实施例中，裸片座11的表面11b不与引线12的表面12b共面。在一些实施例中，裸片座11的表面11b高于引线12的表面12b。在一些实施例中，裸片座11的表面11b高于引线12的表面12a。在一些实施例中，裸片座11的表面11b与引线12的表面12a共面。此外，每一个引线12具有面向裸片座11的表面12c(即，内侧表面或内侧面)和与表面12c相对的表面12d(即，外侧表面或外侧面)。

电子组件40安置于裸片座11的表面11a上。电子组件40可包含呈一或多个集成电路(integratedcircuit；ic)形式的一或多个半导体裸片(如封装半导体裸片)。在一些实施例中，电子组件40可包含但不限于至少一个有源组件，如mems裸片或另一有源组件。在一些实施例中，电子组件40可以是或包含但不限于一或多个陀螺仪、加速计、压力传感器、麦克风、致动器、反射镜、加热器、打印机喷嘴磁强计或其中的两个或更多个的组合。在一些实施例中，电子组件40可包含但不限于至少一个无源组件，如电容器、电阻器或另一无源组件。

在一些实施例中，半导体封装结构1可包粘合元件30，其含配置成将电子组件40附接到裸片座11的表面11a。粘合元件30可包含裸片附接膜(dieattachfilm；daf)或由裸片附接膜形成。举例来说，粘合元件30可包含一或多个环氧树脂。

在一些实施例中，半导体封装结构1可包含配置成电连接电子组件40与引线12的线接合50。线接合50可包含如铜(cu)、银(ag)、铝(al)、金(au)或其合金的金属材料或由金属材料制成。

封装体60覆盖引线框10的裸片座11和引线12以及电子组件40。封装体60是密封体且可包含绝缘体或介电材料。在一些实施例中，封装体60由模制材料制成，所述模制材料可包含例如酚醛类树脂、环氧类树脂、硅酮类树脂或其它另一适合的密封体。还可包含适合的填充剂，如粉末sio2。

在一些实施例中，引线12的表面12d从封装体60中暴露。在一些实施例中，引线12的表面12d与封装体60的侧面共面。在一些实施例中，封装体60与裸片座11的表面11b和引线12的表面12c直接接触。在一些实施例中，封装体60与裸片座11的表面11a和11b以及引线12的表面12a和12c直接接触。在一些实施例中，封装体60一件式形成。更具体地说，在引线12的表面12a与裸片座11的表面11b之间不存在封装体60的边界。在一些实施例中，裸片座11的表面11b由封装体60密封或完全地密封。在一些实施例中，封装体60的一部分安置于裸片座11的表面11b下。

图1b是根据本公开的一些实施例的另一半导体封装结构1'的横截面。除了半导体封装结构1'进一步包含凸点(bump)70和印刷电路板80之外，图1b的半导体封装结构1'具有与图1a的半导体封装结构1类似的结构。

在一些实施例中，凸点70安置成接触引线12的表面12b和表面12d。凸点70配置成电连接引线12与印刷电路板80使得电子组件40可电连接到印刷电路板80。凸点70可以是焊球(例如，锡球)。

印刷电路板80可包含基于纸的铜箔层合物、复合铜箔层合物或聚合物浸渍的基于玻璃纤维的铜箔层合物。印刷电路板80可包含重新分布层(redistributionlayer；rdl)或迹线；例如，rdl可由多个介电层、金属层和/或通孔构成。

在一些实施例中，封装体60的一部分安置于电子组件40与印刷电路板80之间。在一些实施例中，有源元件(如半导体裸片)不存在于裸片座11的表面11b与印刷电路板80的表面80a之间。

在一些实施例中，不存在直接安置在裸片座11的表面11b上的凸点。在一些实施例中，不存在直接安置在封装体60的处于裸片座11正下方的底部表面上的凸点。在如上文所论述的比较实施例中，应力可由于用于产生凸点的回焊(reflow)工艺而从凸点与裸片座之间的界面产生，且接着应力可通过凸点和裸片座来传输到电子组件。根据本公开的一些实施例，由于凸点不直接安置于裸片座11的表面11b上，故从凸点与裸片座之间的界面产生的应力可减小。因此，电子组件40上的应力减小，由此改进半导体封装结构1的性能。

图2是根据本公开的一些实施例的另一半导体封装结构2的横截面。除对于封装体60'之外，图2的半导体封装结构2具有与图1b的半导体封装结构1'类似的结构。

在一些实施例中，封装体60'可包含介电层61和介电层62。在一些实施例中，引线安置于邻接介电层61的橫向表面。也就是说，介电层61安置于多个引线12之间。在一些实施例中，介电层61安置于裸片座11的表面11b下方。在一些实施例中，介电层61与裸片座11直接接触。更具体地说，介电层61与裸片座11的表面11b直接接触。在一些实施例中，介电层61与引线12直接接触。更具体地说，介电层61与引线12的表面12c直接接触。在一些实施例中，裸片座11的表面11b由介电层61密封或完全地密封。在一些实施例中，引线12的表面12c由介电层61密封或完全地密封。介电层61具有处于第一高度(height)的上表面；引线12的表面12a具有第二高度。在一些实施例中，第一高度超过第二高度。在一些实施例中，第一高度大体上与第二高度相同。在一些实施例中，第一高度小于第二高度。在一些实施例中，介电层61的上表面高于表面12b且低于引线12的表面12a。

介电层62安置于介电层61上。介电层62覆盖裸片座11和电子组件40。在一些实施例中，引线12的表面12d从介电层62中暴露。在一些实施例中，引线12的表面12d与介电层62的橫向表面共面。介电层62和介电层61可由如上文所论述的绝缘体或介电材料制成。在一些实施例中，介电层62和介电层61由相同材料制成。在一些实施例中，介电层62和介电层61由不同材料制成。在一些实施例中，介电层61和介电层62形成于不同步骤中。在一些实施例中，封装体60'在介电层61与介电层62之间的界面处具有边界s。在一些实施例中，边界s可形成于引线12的表面12a与裸片座11的表面11b之间。

根据本公开的一些实施例，由于凸点不直接安置在封装体60'的处于裸片座11正下方的底部表面上，故从凸点与裸片座之间产生的应力可减小。因此，电子组件40上的应力减小，由此改进半导体封装结构2的性能。

图3a是根据本公开的一些实施例的另一半导体封装结构3的俯视图；图3b是沿着图3a中展示的半导体封装结构3的线c-c'的横截面。除了凸点70和印刷电路板80的位置之外，图3b的半导体封装结构3具有与图1b的半导体封装结构1'类似的结构。

在一些实施例中，凸点70和印刷电路板80安置于裸片座11的表面11a和引线12的表面12a上方。凸点70不与引线12直接接触。凸点70安置于封装体60的上表面上且附接到印刷电路板80的表面80b。表面80b面向封装体60的上表面。如图3a中所展示，凸点70可包围电子组件40。

在一些实施例中，半导体封装结构3可进一步包含如图3b中所展示的电连接构件90。电连接构件90配置成使凸点70与引线12中的相应一个电连接。电连接构件90可穿过封装体60直到引线12的表面12a。电连接构件90的材料可包含铜(cu)、锡(sn)、银(ag)、镍(ni)或其中的两个或更多个的组合。

在一些实施例中，封装体60的一部分安置于电子组件40与印刷电路板80之间。在一些实施例中，凸点不安置于封装体60的处于电子组件40正上方的上表面上，其可减小由于凸点与密封体之间的cte的差所致的应力；因此，电子组件40上的应力减小，由此改进半导体封装结构3的性能。

图4a、图4a(a)、图4a(b)、图4b、图4c、图4d和图4e说明根据本公开的一些实施例的用于制造半导体封装结构1或1'的方法的各个阶段。

参考图4a、图4a(a)、图4a(b)，提供引线框10。图4a是引线框10的俯视图。图4a(a)是沿着图4a的线a-a'的引线框10的横截面；图4a(b)是沿着图4a的线b-b'的引线框10的横截面。

引线框10可包含裸片座11、多个引线12和多个连接杆(tiebar)13。如图4a中所展示，引线12可包围裸片座11且与裸片座11分离。在一些实施例中，连接杆13可连接裸片座11且安置于引线框10的四个拐角上。在一些实施例中，连接杆13安置于引线框10的四个侧边上。

如图4a(a)中所展示，裸片座11可包含表面11a和与表面11a相对的表面11b。引线12可包含表面12a和与表面12a相对的表面12b。在一些实施例中，裸片座11的表面11b不与引线12的表面12b共面。在一些实施例中，裸片座11的表面11b高于引线12的表面12b。在一些实施例中，裸片座11的表面11b高于引线12的表面12a或与引线12的表面12a共面。

如图4a(b)中所展示，连接杆13可以是但不限于由多个l形区段构成。裸片座11的表面11b可高于连接杆13的底部表面。裸片座11的表面11a可大体上与连接杆13的上表面共面。在一些实施例中，连接杆13可设计成使得裸片座11可维持在预定高度处(例如，裸片座11的表面11b高于引线12的表面12b)。

参考图4b，引线框10安置于工艺套组(processkit)20上，且接着电子组件40例如通过粘合元件30来安置于裸片座11上。在一些实施例中，工艺套组20可具有在工艺套组20的中心部分上的突起21，裸片座11安置于突起21上且引线12安置于工艺套组20的外围上。在一些实施例中，突起21的上表面可高于引线12的表面12a。在一些实施例中，突起21的上表面可大体上与引线12的表面12a共面。

粘合元件30安置于裸片座11的表面11a上。电子组件40通过粘合元件30接合到裸片座11的表面11a。当电子组件40接合到裸片座11时，工艺套组20的使用可防止裸片座11和连接杆13断裂。

参考图4c，形成线接合50以连接引线12与电子组件40。线接合50的两个端子可分别安置于电子组件40的上表面上和引线12的表面12a上。电子组件40通过线接合50来电连接到引线12。在一些实施例中，可在形成线接合50之前执行等离子工艺以便清洁电子组件40和引线12的表面。

参考图4d，形成封装体60以便产生半导体封装结构1。例如通过模制原料以密封引线框10、电子组件40和线接合50来形成封装体60。在形成封装体60之前去除工艺套组20。在一些实施例中，封装体60一件式形成(formedinonepiece)。也就是说，封装体60通过一个步骤或一个工艺形成。封装体60与裸片座11的表面11b和引线12的表面12c直接接触。由于封装体60是单件(singlepiece)，故在引线12的表面12a与裸片座11的表面11b之间不存在封装体60的边界。

参考图4e，执行回焊工艺以连接引线12与凸点70。印刷电路板80接合到凸点70以便产生半导体封装结构1'。由于凸点不安置于裸片座11的表面11b上，故凸点与裸片座11之间的界面处产生的应力减小。也就是说，裸片座11的表面11b高于引线12的表面12b辅助改进半导体封装结构1或1'的性能。

图5a、图5b、图5c、图5d、图5e和图5f说明根据本公开的一些实施例的用于制造半导体封装结构2的方法的各个阶段。在这些实施例中，引线框10可包含裸片座11和多个引线12而无连接杆。

参考图5a，例如通过使用模制原料来形成介电层61。介电层61由引线12包围。在一些实施例中，介电层61的上表面大体上与引线12的表面12a共面。在一些实施例中，介电层61的上表面低于引线12的表面12a。在一些实施例中，介电层61的上表面高于引线12的表面12a。

参考图5b，裸片座11随后安置于介电层61的上表面上。在一些实施例中，裸片座11的表面11b大体上与引线12的表面12a共面。在一些实施例中，裸片座11的表面11b高于引线12的表面12a。在一些实施例中，裸片座11的表面11b低于引线12的表面12a。在一些实施例中，裸片座11的表面11b高于引线12的表面12b。在一些实施例中，裸片座11与介电层61直接接触。

参考图5c，粘合元件30安置于裸片座11的表面11a上。电子组件40通过粘合元件30接合到裸片座11的表面11a。

参考图5d，形成线接合50以连接引线12与电子组件40。线接合50的两个端子可分别安置于电子组件40的上表面上和引线12的表面12a上。电子组件40通过线接合50来电连接到引线12。在一些实施例中，可在形成线接合50之前执行等离子工艺以便清洁电子组件40和引线12的表面。

参考图5e，例如通过模制原料以密封引线框10、电子组件40和线接合50来形成介电层62。在一些实施例中，介电层62的材料与介电层61的材料相同。在一些实施例中，介电层62和介电层61形成于不同步骤中或不同工艺中；因此，封装体60'在介电层61与62之间的界面处具有边界s。如图5e所展示，边界s可形成于引线12的表面12a与裸片座11的表面11b之间。

参考图5f，执行回焊工艺以连接引线12与凸点70。印刷电路板80接合到凸点70以便产生半导体封装结构2。由于凸点不安置于裸片座11的表面11b上，故凸点与裸片座11之间的界面处产生的应力减小。也就是说，裸片座11的表面11b高于引线12的表面12b的设计辅助改进半导体封装结构2的性能。

除非另外规定，否则如“在…上”、“在…下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“低于”、“上部”、“在…上方”、“在…下方”的空间描述是相对于图式中所展示的定向指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点不会因此类布置而有偏差。

如本文中所使用，术语“竖直”用以指向上和向下方向，而术语“水平”是指横向于竖直方向的方向。

如本文中所使用，术语“大约”、“大体上”、“大体”和“约”用以描述和解释小的变化。当与事件或情况结合使用时，术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，那么第一数值可认为“大体上”相同于或等于第二数值。举例来说，“大体上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。

如果两个表面之间的移位不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面的。如果表面的最高点与最低点之间的移位不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为表面大体上平坦。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。

如本文中所使用，术语“导电(conductive)”、“导电(electricallyconductive)”和“电导率”指代输送电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子每米(s/m)。通常，导电材料是导电性大于大约104s/m(如至少105s/m或至少106s/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率在室温下测量。

此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。归因于制造过程和公差，本公开中的工艺再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限定性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改是既定在随附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。