MEMS封装件、半导体结构及其形成方法与流程

mems封装件、半导体结构及其形成方法技术领域1.本技术的实施例涉及mems封装件、半导体结构及其形成方法。背景技术：2.微机电系统(mems)器件已在许多现代电子器件中得到广泛使用。例如，在汽车(例如，在气囊展开系统中)、平板电脑、智能手机等中通常发现mems加速度计。在许多应用中，mems器件与专用集成电路(asic)电连接，以形成mems封装件。技术实现要素：3.本技术的一些实施例提供了一种半导体结构，包括：第一衬底；结晶层，在所述第一衬底上；以及多个微掩模，从所述结晶层的表面沿着所述结晶层的晶界扩散到所述结晶层中，其中，所述表面具有将所述微掩模彼此分隔开的多个沟槽。4.本技术的另一些实施例提供了一种微机电系统(mems)封装件，包括：集成电路(ic)；衬底，接合到所述集成电路并独立于所述集成电路，其中，所述衬底限定微机电系统结构，所述微机电系统结构在所述集成电路和所述衬底之间的腔内相对于所述集成电路是可移动的；结晶层，位于所述腔中，并且具有粗糙表面，所述粗糙表面被配置为减少所述微机电系统结构和所述ic之间的静摩擦；以及多个微部件，沿着所述结晶层的晶粒边界嵌入在所述结晶层中，其中，所述结晶层在所述粗糙表面处限定间隔开所述微部件的沟槽，并且其中，所述微部件是掩模或腔。5.本技术的又一些实施例提供了一种形成半导体结构的方法，包括：在第一衬底上沉积结晶层；沿着所述结晶层的晶界将掩模材料扩散到所述结晶层中；以及使用相对于所述掩模材料对所述结晶层具有高选择性的蚀刻剂对所述结晶层执行第一蚀刻，其中，扩散到所述结晶层中的所述掩模材料限定微掩模，所述微掩模在所述第一蚀刻期间保护下面的所述结晶层的部分，并且其中，所述第一蚀刻在未被所述微掩模掩蔽的所述结晶层中形成沟槽。附图说明6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。7.图1示出了粗糙结晶层的一些实施例的截面图。8.图2a和图2b示出了图1的粗糙结晶层的一些可选实施例的截面图。9.图3示出了微机电系统(mems)封装件的一些实施例的截面图，该mems封装件包括mems运动传感器和粗糙结晶层。10.图4示出了沿着图3中的线a‑a’的图3的mems封装件的一些实施例的俯视图。11.图5a‑图5c示出了图3的mems封装件的一些可选实施例的截面图，其中粗糙结晶层的位置是变化的。12.图6示出了图3的mems封装件的一些可选实施例的截面图，其中mems封装件包括多个粗糙结晶层。13.图7a‑图7c示出了图6的mems封装件的一些可选实施例的截面图，其中粗糙结晶层的位置是变化的。14.图8示出了图3的mems封装件的一些可选实施例的截面图，其中mems运动传感器的布局是变化的。15.图9示出了包括多个mems运动传感器和粗糙结晶层的mems封装件的一些实施例的截面图。16.图10示出了包括mems压力传感器和粗糙结晶层的mems封装件的一些实施例的截面图。17.图11示出了图10的mems封装件的一些可选实施例的截面图，其中粗糙结晶层的位置是变化的。18.图12示出了图10的mems封装件的一些可选实施例的截面图，其中mems衬底和集成电路(ic)熔接在一起。19.图13‑图15示出了用于粗糙化结晶层的方法的一些实施例的一系列截面图。20.图16示出了图13‑图15的方法的一些实施例的框图。21.图17、图18a、图18b、图19、图20a、图20b和图21‑图24示出了用于形成包括mems运动传感器和粗糙结晶层的mems封装件的方法的一些实施例的一系列截面图。22.图25示出了图17、图18a、图18b、图19、图20a、图20b和图21‑图24的方法的一些实施例的框图。具体实施方式23.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。24.而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。25.微机电系统(mems)器件可以包括可移动结构和相邻的感测电极。mems器件的例子包括加速度计、陀螺仪、压力传感器等。感测电极是固定的，并且电容性耦合到可移动结构。可移动结构在腔内相对于感测电极是可移动的。可移动结构响应于诸如加速度、重力、压力等外部刺激而移动。通过电容耦合检测可移动结构和感测电极之间的距离变化，并将其传输到测量电路用于进一步处理。26.mems器件面临的挑战是静摩擦。静摩擦指的是可移动结构与相邻表面接触并“粘附”到相邻表面的趋势。例如，当可移动结构移动到与相邻表面接触或非常接近的极限时，在正常操作期间可能会发生静摩擦。由于表面之间的范德华力和其他合适的力，可能会产生静摩擦。随着连续几代技术的部件尺寸缩小，静摩擦变得越来越重要。静摩擦降低了mems器件的灵敏度，缩短了mems器件的寿命。27.本发明涉及形成粗糙结晶层的方法，该方法例如可以用于减少mems器件中的静摩擦。根据该方法的一些实施例，在衬底上方沉积结晶层。掩模材料沿着结晶层的晶界扩散到结晶层中。掩模材料可以例如通过热氧化和/或一些其他合适的工艺扩散到结晶层中。结晶层可以例如是或包括多晶硅和/或一些其他合适的晶体材料，并且/或者掩模材料可以例如是或包括氧化物和/或一些其他合适的材料。在结晶层中对结晶层执行相对于掩模材料具有高选择性的蚀刻。沿着晶粒边界扩散到结晶层中的掩模材料限定了微掩模，该微掩模在蚀刻期间保护下面的结晶层的部分，使得在未被掩蔽的结晶层中形成沟槽。28.结晶层的晶粒具有高度的可变性，使得结晶层的晶界具有高度的可变性。这使得微掩模具有高度可变性，进而使得沟槽具有高度可变性。微掩模和沟槽的高度可变性进而使得沿结晶层表面具有高度粗糙度。29.因为结晶层的表面可以具有高度的粗糙度，所以结晶层可以用于防止mems器件的可移动结构和相邻表面之间的静摩擦。例如，结晶层可以在可移动结构上，其粗糙表面面向相邻表面。如果可移动结构太靠近相邻表面，使得粗糙表面和相邻表面接触，则接触面积由于粗糙度而变小。由于接触面积小，导致静摩擦的范德华力和其他合适的力较小。因此，静摩擦的可能性很低。这可以增加mems器件的灵敏度和/或寿命。30.参考图1，提供了至少部分限定粗糙表面104的结晶层102的一些实施例的截面图100。如下文所见(例如，参见图3)，粗糙表面104可以例如应用于减少mems器件中的静摩擦等。结晶层102覆盖在衬底106上，粗糙表面104在结晶层102的与衬底106相反的一侧。衬底106例如可以是单晶硅的体衬底或一些其他合适类型的衬底。31.结晶层102包括限定晶界102gb的多个晶粒102g。结晶层102例如可以是或包括多晶硅和/或一些其他合适类型的晶体材料。在一些实施例中，结晶层102是多晶的，使得晶粒102g在整个结晶层102中具有不同的尺寸、形状、取向或前述的任意组合。在一些实施例中，这种变化是随机的。32.微掩模108从粗糙表面104沿着晶界102gb延伸到结晶层102中。微掩模108是与结晶层102不同的材料，并且可以例如是或包括氧化硅、氮化硅、一些其他合适的材料或前述材料的任意组合。在一些实施例中，微掩模108是结晶层102的氧化物。例如，在结晶层102是多晶硅或包括多晶硅的情况下，微掩模108可以是氧化硅。微掩模108沿着晶界102gb延伸或分支。在一些实施例中，这些延伸部分或分支的厚度tm为约10‑200埃、约10‑100埃、约100‑200埃或其他合适的值。此外，微掩模108在整个粗糙表面104上具有变化的截面轮廓。例如，微掩模可以具有不同于相邻微掩模的截面轮廓。33.如下文所见，粗糙表面104可以例如通过以下方式形成：1)沿着晶界102gb将掩模材料扩散到结晶层102中，以形成微掩模108；以及2)相对于进入结晶层102的微掩模108对结晶层102执行具有高选择性的蚀刻。微掩模108保护下面的结晶层102的部分，并且蚀刻使得在结晶层102的未受保护的部分形成沟槽110。此外，蚀刻使得微掩模108的先前掩埋在结晶层102中的部分暴露。34.晶粒102g具有高度的可变性，使得晶界102gb具有高度的可变性。这导致微掩模108具有高度的可变性。因为蚀刻暴露了部分微掩模108，并且因为微掩模108具有高度的可变性，所以粗糙表面104在微掩模108处呈现高度的可变性。因为微掩模108具有高度的可变性，并且在形成沟槽110时用作掩模，所以沟槽110也具有高度的可变性，并且粗糙表面104在沟槽110处呈现这种高度的可变性。沟槽110和微掩模108处的高度可变性又使得沿粗糙表面104具有高度粗糙度。35.在一些实施例中，粗糙表面104具有剑状表面轮廓，但是其他合适的表面轮廓也是可行的。此外，在一些实施例中，粗糙表面104具有较高的算术平均粗糙度ra。较高的算术平均粗糙度可以是例如大于约5纳米、约10纳米、约50纳米或一些其他合适的值。此外，较高的算术平均粗糙度可以是例如约5‑10纳米、约10‑50纳米或一些其他合适的值。算术平均粗糙度ra可以是例如轮廓高度偏离平均线的绝对值的算术平均值。粗糙表面104的粗糙度可以例如使用原子力显微镜(afm)或一些其他合适的工艺来测量。由于算术平均粗糙度ra较高，粗糙表面104可用于减少mems器件中的静摩擦，如下所述。如果算术平均粗糙度ra较低(例如，小于约5纳米或一些其他合适的值)，粗糙表面104可以最小程度地改善mems器件中的静摩擦。36.晶粒102g具有单独的宽度wg、单独的高度hg和单独的深度(未示出)。注意，各个深度延伸到页面中和页面之外，因此在图1的截面图100中不可见。单独的宽度wg、单独的高度hg、单独的深度或前述的任意组合可以是例如约5‑100纳米、约5‑50纳米、约50‑100纳米、约50‑200纳米或一些其他合适的值。37.沟槽110具有单独的宽度wt和单独的高度ht。单独的宽度wt可以是例如约50‑200纳米、约50‑125纳米、约125‑200纳米或一些其他合适的值。单独的高度ht可以是例如约204纳米、约150‑250纳米、约150‑200纳米、约200‑250纳米、约26‑300纳米或一些其他合适的值。在一些实施例中，沟槽110具有单独的宽高比(即wt/ht)，其值为约1.2‑0.14、约0.14‑0.67、约0.67‑1.2或一些其他合适的值。在至少一些这样的实施例中，该宽高比的宽度在沟槽110的顶部测量。在一些实施例中，该宽高比导致粗糙表面104具有上述剑状表面轮廓和/或其他合适的表面轮廓。38.在一些实施例中，沟槽110的各个高度ht在整个粗糙表面104上变化。例如，沟槽的高度可以大于相邻沟槽的高度。在一些实施例中，沟槽110在整个粗糙表面104上具有不同的宽度。例如，沟槽的宽度可以大于相邻沟槽的宽度。宽度可以例如在沟槽110的顶部、沟槽110的高度方向的中心或其他合适的位置。在一些实施例中，沟槽110在整个粗糙表面104上具有不同的截面轮廓。例如，沟槽可以具有不同于相邻沟槽的截面轮廓。39.图2a和图2b示出了图1的结晶层102的一些可选实施例的截面图200a、200b。如图2a的截面图200a所示，晶粒102g呈更直线形，并且晶粒102g的尺寸、形状和取向变化。在一些实施例中，这种变化是随机的。如图2b的截面图200b所示，微掩模108已经被去除，并且微腔202保留在微掩模108的位置。这可以进一步增加粗糙表面104的粗糙度。此外，微腔202与结晶层102周围的气氛直接流体连通。40.参考图3，提供了mems封装件的一些实施例的截面图300，该mems封装件包括mems运动传感器302和至少部分地限定粗糙表面104的结晶层102。mems运动传感器302例如可以是陀螺仪或一些其他合适类型的mems运动传感器。41.mems运动传感器302包括由mems衬底306限定的可移动结构304。可移动结构304位于感测电极308下方并与其电容性耦合。注意，感测电极308以虚线示意性地示出，并且可以例如具有不同的形式和/或位置(例如，图3的截面图300之外的位置)。此外，可移动结构304在腔310内相对于感测电极308是可移动的，并响应于外部刺激而移动。外部刺激可以是例如重力或一些其他合适的外部刺激。通过电容耦合检测可移动结构304和感测电极308之间的距离变化，并由测量电路进行处理。42.在可选实施例中，在没有电容耦合，并且因此也没有感测电极308的情况下测量可移动结构304的移动。例如，压电层(未示出)可以全部或部分地限定可移动结构304，并且可以响应于外部刺激引起的可移动结构304的移动而变形。这种变形可导致压电层产生电流，该电流可被感测以测量可移动结构304的移动。43.结晶层102在可移动结构304上，并且如上所述，至少部分地限定了粗糙表面104。粗糙表面104面向腔310中的相邻表面312，该相邻表面312由凸块结构314限定并且对应于腔310的顶面。凸块结构314可以吸收腔310内的气体等以控制腔310内的压力，并/或可以提供一些其他合适的功能。例如，结晶层102和粗糙表面104可以如图1、图2a和图2b中的任何一个所示和所述。当结晶层102和粗糙表面104如图2b所示和所述时，微腔202(例如，参见图2b)与腔310的气氛直接流体连通。44.因为结晶层102在可移动结构304上，其中，粗糙表面104面向腔310中的相邻表面312，所以可移动结构304和相邻表面312之间发生的静摩擦的可能性较低。例如，如果可移动结构304变得太靠近相邻表面312，并且粗糙表面和相邻表面104、312接触，则接触面积由于粗糙度而较小。由于接触面积较小，因此导致静摩擦的范德华力和其他合适的力较小。因此，静摩擦的可能性较低。这可以增加mems运动传感器302的灵敏度和/或寿命。45.腔310被限定在覆盖衬底316和集成电路(ic)318之间。覆盖衬底316位于mems衬底306之下，并通过衬底间介电层320熔接到mems衬底306。衬底间介电层320例如可以是氧化硅和/或一些其他合适的电介质，或包括氧化硅和/或一些其他合适的电介质。mems衬底306例如可以是单晶硅的体衬底或一些其他合适类型的衬底，和/或覆盖衬底316例如可以是单晶硅的体衬底或一些其他合适类型的衬底。46.ic 318覆盖在mems衬底306上，并且可以是例如专用ic(asic)、互补金属氧化物半导体(cmos)ic、一些其他合适类型的ic或上述的任意组合。此外，集成电路318在mems衬底306的支座306s处共晶接合到mems衬底306。ic侧共晶接合结构322在ic 318上。mems侧共晶接合结构324位于支座306s上，并与ic侧共晶接合结构322牢固地接合。ic侧共晶接合结构322可以例如是或包括铝、铜和/或一些其他合适的金属，mems侧共晶接合结构324可以例如是或包括锗和/或一些其他合适的金属。47.ic 318包括器件衬底326、互连介电层328和多个半导体器件330。互连介电层328位于器件和mems衬底326、306之间的器件衬底326下方，并且半导体器件330位于互连介电层328和器件衬底326之间的器件衬底326中。例如，器件衬底326可以是单晶硅的体衬底或一些其他合适类型的衬底。互连介电层328例如可以是或包括氧化硅和/或一些其他合适的电介质。半导体器件330可以例如是金属氧化物半导体场效应晶体管(mosfet)和/或一些其他合适类型的半导体器件。48.互连介电层328容纳多条导线332和多个通孔334。导线332和通孔334交替堆叠以限定从半导体器件330引出的导电路径，并且可以例如限定电互连结构。在一些实施例中，导线332和通孔334限定了通向感测电极308的导电路径和/或限定了通向ic侧共晶接合结构322的导电路径。导线332和通孔334例如可以是金属和/或一些其他合适的导电材料，或包括金属和/或一些其他合适的导电材料。49.参考图4，提供了图3的mems封装件的一些实施例的沿着图3中的线a‑a’的俯视图400。mems衬底306的支座306s在腔310周围的封闭路径中延伸。类似地，ic侧共晶接合结构322(以虚线示出)和mems侧共晶接合结构324(以虚线示出)在腔310周围的封闭路径中延伸。支座306s、ic侧共晶接合结构322和mems侧共晶接合结构324具有方形环形布局，但是在封闭路径中延伸的其他合适的布局也是可行的。50.参照图5a‑图5c，提供了图3的mems封装件的一些可选实施例的截面图500a‑500c，其中结晶层102的位置是变化的。51.如图5a的截面图500a所示，结晶层102位于腔310的中心，并代替凸块结构314(例如，参见图3)。此外，粗糙表面104面向可移动结构304，并且相对于可移动结构304固定。52.如图5b的截面图500b所示，结晶层102位于腔310的中心，并且在衬底间介电层320上的可移动结构304的下面。此外，粗糙表面104面向可移动结构304，并且相对于可移动结构304固定。53.如图5c的截面图500c所示，结晶层102位于可移动结构304的下侧。此外，粗糙表面104面向衬底间介电层320，并且可以与可移动结构304一起移动。54.参考图6，提供了图3的mems封装件的一些可选实施例的截面图600，其中mems封装件包括至少部分限定粗糙表面104的多个结晶层。55.第一结晶层102a在mems衬底306的上侧覆盖mems衬底306。此外，第一结晶层102a的粗糙表面104面向凸块结构314，并且可与可移动结构304一起移动。第二结晶层102b位于腔310的中心，并位于衬底间介电层320上的可移动结构304的下面。此外，第二结晶层102b的粗糙表面104面向可移动结构304，并且相对于可移动结构304固定。56.第一结晶层102a和第二结晶层102b分别减小了腔310的顶部和底部的静摩擦力。此外，第一结晶层102a和第二结晶层102b分别在图1、图2a和图2b中的任何一个或其组合中以结晶层102示出和描述。在一些实施例中，第一结晶层102a和第二结晶层102b对应于图1、图2a和图2b中结晶层102的不同实施例。例如，第一结晶层102a可以作为图1的结晶层102，而第二结晶层102b可以作为图2b的结晶层102，反之亦然。57.参考图7a‑图7c，提供了图6的mems封装件的一些可选实施例的截面图700a‑700c，其中第一结晶层102a和第二结晶层102b的位置是变化的。58.如图7a的截面图700a所示，第一结晶层102a位于腔310的中心，并代替凸块结构314(例如，参见图6)。此外，第一结晶层102a的粗糙表面104面向可移动结构304，并且相对于可移动结构304固定。59.如图7b的截面图700b所示，第二结晶层102b位于可移动结构304的下侧。此外，第二结晶层102b的粗糙表面104面向衬底间介电层320，并且可与可移动结构304一起移动。60.如图7c的截面图700c所示，第一结晶层102a位于腔310的中心，并代替如图7a所示的凸块结构314(例如，参见图6)。此外，如图7b所示，第二结晶层102b位于可移动结构304的下侧。61.参考图8，提供了图3的mems封装件的一些可选实施例的截面图800，其中mems运动传感器302的布局是变化的。例如，mems运动传感器302的可移动结构304在腔310的中心可以具有更大的质量。然而，其他合适的布局也是可行的。另外，省略了凸块结构314(例如，参见图3)。62.参考图9，提供了包括第一mems运动传感器302a、第二mems运动传感器302b和至少部分限定粗糙表面104的结晶层102的mems封装件的一些实施例的截面图900。第一mems运动传感器302a可以是加速度计或一些其他合适类型的运动传感器，且/或第二mems运动传感器302b可以是陀螺仪或一些其他合适类型的运动传感器。63.第一mems运动传感器302a和第二mems运动传感器302b包括由mems衬底306限定的相应的可移动结构304。可移动结构304在相应的腔310内是可移动的，并响应于外部刺激而移动。外部刺激可以是例如重力、加速度或一些其他合适的外部刺激。可移动结构304的移动可以通过电容耦合、压电变形或一些其他合适的现象来测量。64.结晶层102位于mems衬底306的下侧，并内衬可移动结构304。此外，如上所述，结晶层102至少部分地限定粗糙表面104，以防止与相邻表面的静摩擦。如果粗糙表面104与相邻表面接触，粗糙度减小了粗糙表面104和相邻表面之间的接触面积。这减少了范德华力和导致静摩擦的其他的力，并且因此减小了静摩擦的可能性。结晶层102和粗糙表面104可以如图1、图2a、图2b中的任一个所示和所述。65.腔310被限定在覆盖衬底316和ic 318之间。覆盖衬底316覆盖在mems衬底306上，并通过衬底间介电层320熔接到mems衬底306。ic 318位于mems衬底306下方，并在mems衬底306的支座306s处共晶接合到mems衬底306。ic侧共晶接合结构322在ic 318上。mems侧共晶接合结构324位于支座306s上，并与ic侧共晶接合结构322牢固地接合。ic 318可以如图3中所示。66.参考图10，提供了包括mems压力传感器1002和至少部分限定粗糙表面104的结晶层102的mems封装件的一些实施例的截面图1000。mems压力传感器1002包括由mems衬底306限定的可移动结构304。67.可移动结构304是覆盖感测电极308(以虚线示意性地示出)并与感测电极308电容性耦合的柔性膜。此外，可移动结构304在腔310内相对于感测电极308是可移动的，并且响应于环境压力的变化而移动。例如，腔310可以用腔压力密封，并且可移动结构304可以随着环境压力相对于腔压力的变化而变形。然后，通过电容耦合检测可移动结构304和感测电极308之间的距离变化，并通过测量电路对其进行处理。在可选实施例中，在没有电容耦合，并且因此没有感测电极308的情况下测量可移动结构304的移动。例如，可以使用压电材料来测量运动。68.结晶层102在可移动结构304的下侧，并且至少部分地限定粗糙表面104，以防止与粗糙表面104面向的相邻表面的静摩擦。结晶层102和粗糙表面104可以如图1、图2a、图2b中的任一个所示和所述。69.腔310被限定在mems衬底306和ic 318之间。ic 318位于mems衬底306下方，并在mems衬底306的支座306s处共晶接合到mems衬底306。ic侧共晶接合结构322在ic 318上。mems侧共晶接合结构324在支座306s上。ic 318可以如图3中所示。70.参考图11，提供了图10的mems封装件的一些可选实施例的截面图1100，其中结晶层102的位置是变化的。结晶层102在ic 318上。此外，粗糙表面104面向可移动结构304，并且相对于可移动结构304固定。71.参考图12，提供了图10的mems封装件的一些可选实施例的截面图1200，其中mems衬底306和ic 318被熔接在一起。因此，省略了mems衬底306的支座306s、ic侧共晶接合结构322和mems侧共晶接合结构324。此外，结晶层102位于腔310中。虽然结晶层102在可移动结构304上，但是结晶层102也可以可选地在ic 318上，如图11所示。72.参考图13‑图15，提供了用于粗糙化结晶层102的方法的一些实施例的一系列截面图1300‑1500。该方法示出了根据图1的实施例的结晶层102的形成，但是该方法也可以用于根据图2a的实施例、根据图2b的实施例或者根据一些其他合适的实施例来形成结晶层102。73.如图13的截面图1300所示，结晶层102沉积在衬底106上。结晶层102具有多个晶粒102g。尽管根据图1中的实施例示出了晶粒102g，但是晶粒102g也可以可选地根据图2a、图2b或一些其他合适的实施例。晶粒102g具有单独的宽度wg、单独的高度hg和单独的深度(未示出)。注意，各个深度延伸到页面中和页面之外，因此在图13的截面图1300中不可见。单独的宽度wg、单独的高度hg、单独的深度或前述的任意组合可以是例如约5‑100纳米、约5‑50纳米、约50‑100纳米、约50‑200纳米或一些其他合适的值。结晶层102可以例如是多晶硅和/或一些其他合适的晶体材料，或包括多晶硅和/或一些其他合适的晶体材料。74.在一些实施例中，结晶层102沉积为具有约500‑50000埃、约500‑5000埃、约5000‑25000埃、约25000‑50000埃或一些其他合适的值的厚度tc。如果厚度tc太小(例如，小于约500埃或某个其他合适的值)，则随后执行的蚀刻可能延伸到衬底106中并损坏衬底106。如果厚度tc太大(例如，大于约50000埃或一些其他合适的值)，结晶层102的沉积可能过多，并且在批量制造期间的产量可能显著降低。75.结晶层102可以例如通过低压化学气相沉积(lpcvd)或一些其他合适的沉积工艺来沉积。例如，lpcvd可以在约500‑550摄氏度和/或一些其他合适的温度下执行。在一些实施例中，结晶层102沉积的温度改变了晶粒102的尺寸。例如，高温可能使得晶粒较小，而低温可能使得晶粒较大。76.如图14的截面图1400所示，掩模材料1402沿着晶界102gb扩散到结晶层102中。掩模材料1402限定了沿着晶界102gb嵌入结晶层102中的微掩模108。如下文所见，微掩模108用于粗糙化结晶层102。掩模材料1402例如可以是或包括氧化硅、氮化硅、一些其他合适的材料或前述材料的任意组合。77.在一些实施例中，掩模材料1402在扩散后具有约10‑1000纳米、约10‑500纳米、约500‑1000纳米或一些其他合适的值的厚度tm。如果厚度tm太小(例如，小于约10纳米或某个其他合适的值)，掩模材料1402的均匀性可能较差，并且此后执行的用于粗糙化的蚀刻会产生不均匀的粗糙化。例如，结晶层102的不同部分可以具有不同程度的粗糙化。如果厚度tm太大(例如，大于约1000纳米或某个其他合适的值)，此后为粗糙化而执行的蚀刻可能花费过多的时间来完成，并且批量制造期间的产量可能显著降低。78.在掩模材料1402是或包括氧化物的至少一些实施例中，掩模材料1402通过热氧化沉积。在可选实施例中，掩模材料1402通过一些其他合适的工艺沉积。例如，可以通过在约800‑1200摄氏度，约800‑1000摄氏度或1000‑1200摄氏度的高温下将结晶层102暴露于氧气(即o2)气体中来执行热氧化。然而，含有氧气和/或具有其他合适温度的其他合适气体也是可以接受的。升高的温度可以例如使氧能够渗透到结晶层102中，并沿着晶界102gb形成掩模材料1402。如果热氧化在太低(例如，低于约800摄氏度或某个其他合适的温度)或太高(例如，高于约1200摄氏度或某个其他合适的温度)的温度下执行，则氧气可能无法渗透到结晶层102中，并且因此掩模材料1402可能无法沿着晶界102gb形成为掩埋在结晶层102中。79.如图15的截面图1500所示，对掩模材料1402和结晶层102执行蚀刻，以形成沟槽110和粗糙表面104。通过增加蚀刻时间，可以增加沟槽110的深度，并且因此可以增加粗糙表面104的粗糙度。类似地，通过减少蚀刻时间，可以减小沟槽110的深度，并且因此可以减小粗糙度。80.蚀刻采用相对于掩模材料1402对结晶层102具有高选择性的蚀刻剂，使得结晶层102的蚀刻速率相对于掩模材料1402的蚀刻速率较高。由于高蚀刻速率，蚀刻缓慢地回蚀刻大部分掩模材料1402，直到暴露出结晶层102。此时，微掩模108持续存在，因为微掩模108沿着晶界102gb掩埋在结晶层102中。随着蚀刻的进行，蚀刻缓慢蚀刻到微掩模108中，同时快速蚀刻到未被微掩模108保护的结晶层102中。结果，沟槽110在不受微掩模108保护的地方形成，并且至少一些微掩模108持续到蚀刻完成。81.晶粒102g具有高度的可变性，使得晶界102gb具有高度的可变性。这导致微掩模108具有高度的可变性。因为蚀刻暴露了部分微掩模108，并且因为微掩模108具有高度的可变性，所以粗糙表面104在微掩模108处呈现高度的可变性。此外，因为微掩模108具有高度的可变性，并且在形成沟槽110时用作掩模，所以沟槽110具有高度的可变性，并且粗糙表面104在沟槽110处呈现这种高度的可变性。沟槽110和微掩模108处的高度可变性又导致沿粗糙表面104具有高度粗糙度。82.结晶层102的高蚀刻速率可以是掩模材料1402的高蚀刻速率的约5‑20倍、约5‑10倍或约10‑20倍。然而，其他合适的倍数也是可行的。如果倍数太低(例如，小于约5或某个其他合适的值)，微掩模108对下面的结晶层102的部分提供的保护可能很少，并且粗糙化可能是最小的。如果倍数太高(例如，大于约20或某个其他合适的值)，则蚀刻可能花费很长时间来回蚀刻大部分掩模材料1402。这样，蚀刻可能需要很长时间才能完成，并且批量制造期间的产量可能会显著降低。83.该蚀刻可以例如通过干等离子体蚀刻或一些其他合适类型的蚀刻来执行。在一些实施例中，蚀刻是各向异性的。在通过干等离子体蚀刻执行蚀刻的一些实施例中，蚀刻采用的蚀刻气体是或包括氯气、具有约10‑100标准立方厘米每分钟的流速(sccm)和约10‑100毫托的压力(即cl2)或上述的任意组合。然而，其他蚀刻气体、流速和压力也是可行的。如上所述使用氯气的干等离子体蚀刻可用于一些但不是全部实施例中，其中结晶层102是多晶硅，并且微掩模108是氧化硅。84.尽管参考图13‑图15描述了本发明方法的各个实施例，但是应当理解，图13‑图15所示的结构不限于该方法，而是可以独立于该方法而单独使用。虽然图13‑图15被描述为一系列步骤，但是应当理解，在其他实施例中，步骤的顺序可以改变。虽然图13‑图15示出并描述了一组特定的步骤，但是在其他实施例中可以省略一些示出和/或描述的步骤。此外，未示出和/或描述的步骤可以包括在其他实施例中。85.例如，在可选实施例中，微掩模108可以在蚀刻之后被去除，如图2b所示。该去除可以例如通过蚀刻工艺或一些其他合适的去除工艺来执行。86.参考图16，提供了图13‑图15的方法的一些实施例的框图1600。87.在1602处，将结晶层沉积在衬底上。例如参见图13。88.在1604处，掩模材料沿着结晶层的晶界扩散到结晶层中，以形成沿着晶界埋在结晶层中的微掩模。例如参见图14。89.在1606处，使用相对于掩模材料对结晶层具有高选择性的蚀刻剂对氧化物层和结晶层执行蚀刻，使得在未被微掩模掩蔽的结晶层中形成沟槽，并粗糙化结晶层。例如参见图15。90.虽然图16的框图1600在本文中被示出和描述为一系列步骤或事件，但是应当理解的是，此类步骤或事件的所示顺序不应被解释为限制性的。例如，一些操作可以不同的顺序发生并且/或者与除了本文中所示和/或描述的操作或事件之外的其他操作或事件同时发生。此外，可能不需要所有示出的步骤来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的步骤中的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。91.参考图17、图18a、图18b、图19、图20a、图20b和图21‑图24，提供了用于形成包括mems运动传感器和粗糙结晶层的mems封装件的方法的一些实施例的一系列截面图1700、1800a、1800b、1900、2000a、2000b和2100‑2400。该方法示出了根据图3的实施例的mems封装件的形成，但是也可以用于形成根据其他合适的实施例的mems封装件。92.如图17的截面图1700所示，图案化覆盖衬底316以在覆盖衬底316的上侧形成凹槽1702。此外，沉积衬底间介电层320以覆盖在覆盖衬底316的上侧并内衬凹槽1702。图案化可以通过和/或使用光刻/蚀刻工艺和/或一些其他合适的工艺来执行。93.同样如图17的截面图1700所示，mems衬底306的下侧通过衬底间介电层320接合到覆盖衬底316。在一些实施例中，该接合气密地密封凹槽1702。该接合可以通过熔接和/或一些其他合适的接合工艺来执行。94.同样如图17的截面图1700所示，图案化mems衬底306以形成在mems衬底306的上侧向上突出的支座306s。支座306s可以具有如图4所示的方形环形布局或一些其他合适的布局。图案化可以通过和/或使用光刻/蚀刻工艺和/或一些其他合适的工艺来执行。95.如图18a和图18b的截面图1800a、1800b所示，且如参考图13所述，沉积结晶层102以覆盖mems衬底306的上侧。图18b提供了图18a的框b内的结晶层102的一些实施例的放大截面图1800b。注意，为了便于说明，图18a、图18b和随后的图没有显示晶粒和晶界。图1、图2a、图2b、图13‑图15提供了非限制性的示例。96.如图19的截面图1900所示，且如参照图14所述，掩模材料1402沿着结晶层102的晶界(未示出；例如参见图14)扩散到结晶层102中。扩散到结晶层102中的掩模材料1402限定了微掩模(未示出；例如参见图14)。请注意，为了便于说明，图19和随后的图中没有示出微掩模。图1、图2a、图14和图15提供了非限制性的示例。97.如图20a和图20b的截面图2000a、2000b所示，如参照图15所述，对结晶层102执行蚀刻以形成沟槽110和粗糙表面104。图20b提供了图20a的框c内的结晶层102的一些实施例的放大截面图2000b。如上所述，为了便于说明，图20a和图20b没有示出晶粒、晶界和微掩模，但是图1、图2a和图2b提供了非限制性示例。在可选实施例中，图1、图2a和图2b中的任何一个都在框c内。98.如图21的截面图2100所示，在结晶层102上的支座306s上面形成mems侧共晶接合结构324。mems侧共晶接合结构324可以具有如图4所示的方形环形布局或一些其他合适的布局。用于形成mems侧共晶接合结构324的工艺可以包括沉积共晶接合层，并且通过光刻/蚀刻工艺将共晶接合层图案化到mems侧共晶接合结构324中。然而，其他合适的流程也是可行的。99.如图22的截面图2200所示，图案化mems衬底306以打开覆盖衬底316中的凹槽1702，并形成覆盖凹槽1702的可移动结构304。可移动结构304可以通过光刻/蚀刻工艺或一些其他合适的工艺形成。100.如图23的截面图2300所示，形成或以其他方式提供了ic 318。ic 318包括器件衬底326、互连介电层328和多个半导体器件330。互连介电层328覆盖器件衬底326，并且半导体器件330在互连介电层328和器件衬底326之间的器件衬底326中。互连介电层328容纳多条导线332和多个通孔334。导线332和通孔334交替堆叠以限定从半导体器件330引出的导电路径，并且可以限定电互连结构。101.ic侧共晶键合结构322、感测电极308和凸块结构314在互连介电层328的与器件衬底326相对的一侧上。注意，感测电极308以虚线示意性地示出，并且可以具有不同的形式和/或位置。ic侧共晶接合结构322有助于与mems衬底306的共晶接合(例如，参见图22)，并且感测电极有助于通过可移动结构304感测移动(例如，参见图22)。ic侧共晶接合结构322可以具有如图4所示的方形环形布局或一些其他合适的布局。凸块结构314可以吸收在此后形成的腔内的气体和/或可以提供一些其他合适的功能。在一些实施例中，导线332和通孔334限定了通向感测电极308的导电路径和/或限定了通向ic侧共晶接合结构322的导电路径。102.如图24的截面图2400所示，ic 318被垂直翻转并在ic侧共晶接合结构322和mems侧共晶接合结构324之间的界面处与mems衬底306共晶接合。在可选实施例中，执行一些其他合适的接合工艺。共晶接合在ic 318和覆盖衬底316之间限定了腔310，并且在一些实施例中，腔310被气密密封。可移动结构304可响应于重力、加速度或一些其他合适的刺激在腔310内移动。103.因为可移动结构304的顶面是粗糙的，所以减少了可移动结构304的顶面和腔310的顶面之间发生静摩擦的可能性。如果顶面接触，粗糙度减小了可移动结构304的顶面和腔310的顶面之间的接触面积。这样，范德华力和导致静摩擦的其他合适的力减小，因此静摩擦的可能性减小。静摩擦可能性的减小进而可以增加mems封装件的灵敏度和/或寿命。104.虽然图17、图18a、图18b、图19、图20a、图20b和图21‑图24是参考本发明方法的各个实施例来描述的，但是应当理解，图17、图18a、图18b、图19、图20a、图20b和图21‑图24中所示的结构不限于该方法，而是可以独立于该方法而单独使用。虽然图17、图18a、图18b、图19、图20a、图20b和图21‑图24将本发明方法描述为一系列步骤，但是应当理解，在其他实施例中，步骤的顺序可以改变。虽然图17、图18a、图18b、图19、图20a、图20b和图21‑图24示出和描述了一组特定的步骤，但是在其他实施例中可以省略所示出和/或描述的一些步骤。此外，未示出和/或描述的步骤可以包括在其他实施例中。105.参考图25，提供了图17、图18a、图18b、图19、图20a、图20b和图21‑图24所示的方法的一些实施例的框图2500。106.在2502处，将覆盖衬底接合到mems衬底的第一侧。例如参见图17。107.在2504处，图案化与mems衬底的第一侧相对的mems衬底的第二侧，以在mems衬底中形成环形支座。例如参见图17。108.在2506处，将结晶层沉积在mems衬底的第二侧上，并内衬环形支座。例如，参见图13、图18a和图18b。109.在2508处，掩模材料沿着结晶层的晶界扩散到结晶层中，以形成沿着晶界埋在结晶层中的微掩模。例如，参见图14和图19。110.在2510处，使用相对于掩模材料对结晶层具有高选择性的蚀刻剂对结晶层执行蚀刻，其中该蚀刻在未被微掩模掩蔽的结晶层中形成沟槽，并粗糙化结晶层。例如，参见图15、图20a和图20b。111.在2512处，图案化结晶层和mems衬底以在mems衬底中限定可移动结构。例如参见图22。112.在2514处，mems衬底通过环形支座接合到ic。例如，参见图21、图23和图24。113.虽然图25的框图2500在本文中被示出和描述为一系列步骤或事件，但是应当理解的是，此类步骤或事件的所示顺序不应被解释为限制性的。例如，一些操作可以不同的顺序发生并且/或者与除了本文中所示和/或描述的操作或事件之外的其他操作或事件同时发生。此外，可能不需要所有示出的步骤来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的步骤中的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。114.在一些实施例中，本发明提供了半导体结构，包括：第一衬底；第一衬底上的结晶层；以及从结晶层的表面沿着结晶层的晶界扩散到结晶层中的多个微掩模，其中该表面具有将微掩模彼此分隔开的多个沟槽。在一些实施例中，结晶层包括多晶硅，其中微掩模包括氧化物。在一些实施例中，多个沟槽包括第一沟槽和第二沟槽，其中第一沟槽和第二沟槽具有不同的截面轮廓。在一些实施例中，多个微掩模包括第一微掩模和第二微掩模，其中第一微掩模和第二微掩模具有不同的截面轮廓。在一些实施例中，第一衬底限定了mems结构，其中半导体结构还包括：独立于第一衬底并接合到第一衬底的第二衬底，其中mems结构和结晶层在mems结构和第二衬底之间的腔内相对于第二衬底一起是可移动的。在一些实施例中，结晶层覆盖在mems结构上，并且其中半导体结构还包括：位于mems结构下面的第二结晶层；以及从第二结晶层的表面沿着第二结晶层的晶界扩散到第二结晶层中的多个第二微掩模，其中第二结晶层的表面具有将微掩模彼此分隔开的多个第二沟槽。在一些实施例中，半导体结构还包括独立于第一衬底并接合到第一衬底的第二衬底，其中第二衬底限定了mems结构，该mems结构在mems结构和第一衬底之间的腔内相对于第一衬底和结晶层是可移动的。115.在一些实施例中，本发明提供了mems封装件，包括：ic；接合到所述ic并独立于所述ic的衬底，其中所述衬底限定了mems结构，所述mems结构可相对于所述ic在所述ic和所述衬底之间的腔内移动；位于所述腔中的结晶层，并且所述结晶层具有粗糙表面，所述粗糙表面被配置为减少所述mems结构和所述ic之间的静摩擦；以及沿着结晶层的晶界嵌入结晶层中的多个微部件，其中结晶层在粗糙表面处限定了隔开微部件的沟槽，并且其中微部件是掩模或腔。在一些实施例中，微部件是结晶层的氧化物，或微部件包括结晶层的氧化物。在一些实施例中，微部件是介电材料或包括介电材料，沟槽的侧壁由微部件和结晶层形成。在一些实施例中，微部件是与腔气氛直接流体连通的腔。在一些实施例中，多个微部件包括第一微部件和第二微部件，其中粗糙表面分别在第一微部件和第二微部件处具有不同的截面轮廓。在一些实施例中，微部件从粗糙表面延伸到结晶层中的第一深度，其中沟槽从粗糙表面延伸到结晶层中的第二深度，并且其中第二深度大于第一深度。116.在一些实施例中，本发明提供了一种方法，包括：在第一衬底上沉积结晶层；沿着结晶层的晶界将掩模材料扩散到结晶层中；以及用相对于掩模材料对结晶层具有高选择性的蚀刻剂对结晶层执行第一蚀刻，其中扩散到结晶层中的掩模材料限定了在第一蚀刻期间保护下面的结晶层的部分的微掩模，并且其中第一蚀刻在未被微掩模掩蔽的结晶层中形成沟槽。在一些实施例中，对于结晶层和掩模材料，蚀刻剂分别具有第一蚀刻速率和第二蚀刻速率，其中第一蚀刻速率比第二蚀刻速率大约5倍‑20倍。在一些实施例中，结晶层是多晶硅，其中掩模材料通过多晶硅的热氧化形成。在一些实施例中，通过使用包括氯的蚀刻气体的等离子体蚀刻来执行第一蚀刻。在一些实施例中，该方法还包括：在第一蚀刻之后，在第一衬底和结晶层中形成mems结构；提供其上布置有互连结构和半导体器件的第二衬底；以及将第一衬底接合到第二衬底，使得结晶层和互连结构位于第一衬底和第二衬底之间。在一些实施例中，该方法还包括图案化第一衬底以在第一衬底中限定环形支座，其中结晶层沉积在环形支座上并内衬环形支座。在一些实施例中，mems结构的形成包括在第一蚀刻之后选择性地对结晶层和第一衬底执行第二蚀刻。117.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。