传感器封装结构及方法与流程

1.本发明涉及半导体器件制造领域，尤其涉及一种传感器封装结构及方法。背景技术：2.随着物联网技术的发展，人们生活质量的提升，传感器的应用前景越来越广泛，其集成封装主要通过将mems芯片、热电堆芯片或滤波器等半导体芯片与其他功能器件或cmos电路集成封装起来，使得形成的传感器具有尺寸小、重量轻、无需致冷、灵敏度高等优点，在安全监视、医学治疗、生命探测和消费产品等方面有广泛应用，并且其发展也更为迅速。3.红外传感器的封装，通常主要采用to封装，即将检测芯片贴在封装底座上，再通过打线将芯片焊盘和底座的管脚相连，最后将盖帽和底座密闭封装。4.但是，红外传感器的封装结构的管脚很长，封装体积较大，严重制约了其在小型化设备中的应用。技术实现要素：5.本发明的目的在于提供一种传感器封装结构及方法，能够集成封装，减小体积，提高可靠性。6.为了实现上述目的，本发明提供了一种传感器封装结构，包括：7.cmos电路基板，包括cmos电路及第一电性连接端；8.检测结构，包括功能单元及电性引出端；9.第一围堰，位于cmos电路和检测结构之间，所述cmos电路、所述第一围堰和所述检测结构围成第一空腔，所述第一空腔至少包围部分所述功能单元；10.电连接结构，设置于所述cmos电路的第一围堰暴露的区域，且将所述电性引出端与所述第一电性连接端相连。11.本发明还提供了一种传感器封装方法，包括：12.提供cmos电路基板，包括cmos电路及第一电性连接端；13.形成检测结构，所述检测结构包括位于衬底第一表面的功能单元及位于所述衬底远离所述第一表面的第二表面的电性引出端；14.提供封盖层，封盖层与所述检测结构第一表面键合，并形成第二空腔，所述第二空腔至少包围部分所述功能单元；15.形成第一围堰，连接所述cmos电路基板和所述检测结构的所述第二表面，所述第一围堰和所述cmos电路、所述检测结构围成第一空腔，所述第一空腔至少包围部分所述功能单元；16.形成电连接结构，所述电连接结构将所述电性引出端与所述第一电性连接端电连，且所述电连接结构位于cmos电路的第一围堰暴露的区域。17.本发明的传感器封装结构的有益效果在于：18.通过第一围堰将cmos电路与检测结构键合，再通过电连接结构实现检测结构和cmos电路的电性连接，从而实现集成封装，以大大缩减封装体积，提高集成度；通过键合围成第一空腔，以确保第一空腔具备较好的密封性，进而隔绝外部环境，提高传感器的灵敏度和准确性，确保其品质和可靠性。另外，第一围堰和电连接结构分开设置，电连接结构不必依赖第一围堰形成，在工艺和时间上都比较灵活，降低了cmos电路在形成空腔和电连接工艺条件的限制，扩大了工艺窗口，并缩短了工艺制程时间。19.第一围堰是金属材料，与电连接结构具有相同层结构，小尺寸的第一围堰即可支撑形成空腔，且可以与电连接结构同工艺形成，减少工艺步骤，大大缩减工艺时间。20.进一步地，通过分别将子围堰设置于cmos电路基板和检测结构上，再通过平坦层键合，以确保第一空腔的密封性；另外，通过键合的方式，提高了传感器的结构强度，同时简化了支撑，且键合的材料易于取得，降低了封装成本。21.进一步地，通过对第一围堰宽度的设置，可以实现对检测结构的支撑，提供较高的支持能力，并防止第一围堰在环境中被腐蚀或氧化，从而提高产品的可靠性。22.进一步地，由于第一围堰熔点较高，当cmos电路和检测结构通过第一围堰键合时，第一围堰容易出现外溢现象，通过在第一围堰的周围形成防溢环，可以将金属溢流限制在一定范围内，从而避免溢流至cmos电路基板或检测结构上。23.进一步地，根据阵列的功能元件对应在衬底上形成子空腔，增强检测结构的隔热效果，从而较好的避免各功能单元在衬底方向上与外界发生温度交换。24.进一步地，通过第二围堰将封盖层键合于检测结构上，并在检测结构和封盖层之间围成封闭的第二空腔，以通过第二空腔提高红外线的透过率，同时隔绝外部环境，从而避免造成检测结构的检测误差。另外，还可以在形成工艺中对cmos电路的键合起支撑作用。25.进一步地，由于第二围堰熔点较高，当封盖结构和检测结构通过第二围堰键合时，第二围堰容易出现外溢现象，通过在封盖层上形成第一凹槽，并将第二围堰设置于第一凹槽内，可以将外溢金属限制在一定范围内，从而避免溢流至检测结构上。26.进一步地，通过形成伪凸块以对封盖层进行支撑，以确保键合时封盖层和功能单元均匀受力，避免产生破裂。27.进一步地，伪凸块与电连接结构位置对应，可以使键合时器件结构受力平衡，避免各层在键合时受力不均产生裂片；同样的，第二围堰与第一围堰位置对应，可以使键合时器件结构受力平衡，避免各层在键合时受力不均产生裂片。28.进一步地，通过将第三电性连接端设置于第一围堰外壁的外侧，以便于通过第三电性连接端将检测结构与外部电连。29.本发明的传感器封装方法的有益效果在于：30.通过分开形成第一围堰和电连接结构，以将cmos电路与检测结构键合并电连接，以实现集成封装，从而大大缩减封装体积，提高集成度，另外，电连接结构不必依赖第一围堰形成，在工艺和时间上都比较灵活，降低了cmos电路在形成空腔和电连接工艺条件的限制，扩大了工艺窗口，并缩短了工艺制程时间；在将cmos电路与检测结构键合时，通过在第一围堰与cmos电路、功能单元围成封闭的第一空腔，以保证第一空腔的密封性能，从而隔绝外部环境，提高其可靠性；另外，先键合封盖层，提高器件支撑强度，为后续coms电路的键合提供承载条件。31.进一步地，由于cmos电路不能进行刻蚀，因此通过在cmos电路上形成防溢环，使第一围堰形成于防溢环的环形凹槽内，多余的键合材料溢出后会填充凹槽与围堰之间的间隙，从而避免金属外溢至cmos电路基板或检测结构上。32.进一步地，在提供封盖层之后，刻蚀封盖层形成第一凹槽，以便于后续形成的第二围堰位于第一凹槽内，从而避免键合时第二围堰结构发生外溢。另外，通过第二围堰将封盖层键合于检测结构上，以保证第二空腔的密封性能，提高第二空腔的红外线透过率。33.进一步地，通过在cmos电路和检测结构之间形成伪凸块，再通过伪凸块键合，以对封盖层形成支撑，使得键合时封盖层和功能单元均匀受力，避免产生破裂。34.进一步地，在将所述cmos电路和所述检测结构连接之后，通过切割检测结构，以将第三电性连接端设置于第一围堰外壁的外侧，从而便于第三电性连接端与外部电连，连接方式可多样化。附图说明35.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。36.图1示出了本发明实施例1提供的一种传感器封装结构的结构示意图；37.图2-图7示出了本发明实施例2的传感器封装方法不同步骤对应的结构示意图。38.附图标记说明：39.1、cmos电路基板；11、cmos电路；12、第一电性连接端；13、第二电性连接端；2、检测结构；21、功能单元；22、电性引出端；23、衬底；231、子空腔；24、互连结构；241、布线层；242、第三电性连接端；3、第一围堰；31、第一子围堰；32、第二子围堰；4、第一空腔；5、电连接结构；6、防溢环；61、环形凹槽；7、第二围堰；8、封盖层；81、第一凹槽；9、第二空腔；10、伪凸块。具体实施方式40.以下结合附图和具体实施例对本发明的传感器封装结构及其制作方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。41.在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。42.实施例143.实施例1提供了一种传感器封装结构，图1为本发明实施例1提供的一种传感器封装结构的剖面结构示意图，请参考图1，该传感器封装结构包括：44.cmos电路基板1，包括cmos电路11及第一电性连接端12；45.检测结构2，包括功能单元21及电性引出端22；46.第一围堰3，位于cmos电路11和检测结构2之间，cmos电路11、第一围堰3和检测结构2围成第一空腔4，第一空腔4至少包围部分功能单元21；47.电连接结构5，设置于cmos电路11第一围堰3的暴露的区域，且将电性引出端22与第一电性连接端12相连。48.在本实施例中，检测结构2还包括衬底23，功能单元21设置于衬底23的第一表面，电性引出端22位于衬底23远离功能单元21的第二表面，第一围堰3位于衬底23的第二表面，换言之，功能单元21和第一围堰3分别位于衬底23的两相对面。另外，电性引出端22通过互连结构24与功能单元21电连，以便于通过电连接结构5将功能单元21电性引出至cmos电路11。49.检测结构2包括阵列的功能单元21，衬底23上开设有与功能单元21对应设置的子空腔231，子空腔231与第一空腔4连通设置。具体而言，当功能单元21为一个时，子空腔231与功能单元21对应，以将功能单元21的至少部分功能区暴露于子空腔231内；当功能单元21为阵列时，子空腔231的数量根据功能单元21的数量进行设置，且位置一一对应，以使每个功能单元21对应一个子空腔231，从而将每个功能单元21的至少部分功能区暴露于与其对应的子空腔231内，以实现较好的隔热。如热成像传感器，热电堆功能单元阵列排布组成多个热像素，各热像素可对应一个子空腔。50.需要说明的是，互连结构24包括布线层241和第三电性连接端242，第三电性连接端242位于功能单元21远离衬底23的一面，通过tsv技术形成贯穿衬底23的tsv孔，再在tsv孔内形成布线层241，以使布线层241分别与电性引出端22和第三电性连接端242电连，从而将功能单元21电性引出，以避免布线层241外露造成可靠性较差的问题。51.在本实施例中，功能单元21包括阵列的热电堆结构，热电堆结构包括多个热电偶对，热电偶对包括相互串联的两种不同材料，两种材料可以叠置或并列设置，此外，两种材料可以分别为多晶硅和铝；或者，两种材料可以分别为多晶硅和铜；或者，两种材料可以为两种不同掺杂程度的多晶硅。在其他实施例中，功能单元21作为传感器的感测结构，可以是mems结构、滤波器结构等，功能单元21还可以包括至少部分热敏电阻或者至少部分光敏电阻。52.为便于将cmos电路11和检测结构2键合起来，第一围堰3包括第一子围堰31和第二子围堰32，第一子围堰31设置于cmos电路基板1上，第二子围堰32设置于检测结构2上，第一子围堰31和第二子围堰32通过平坦层相连。需要说明的是，第一子围堰31和第二子围堰32为环状结构，其内具有开口，以便于将cmos电路11与检测结构2连接之后，cmos电路11、第一子围堰31、平坦层和第二子围堰32与检测结构2将开口围成封闭的第一空腔4，从而提高第一空腔4的密封性，避免受外部环境的干扰，另外，当功能单元为热电堆结构时，第一空腔4还具有较好的隔热性能，避免功能单元21在靠近衬底23的方向上与外界发生温度交换，进而保证传感器的品质和可靠性。第一空腔4的形成可以是圆形、椭圆形或是矩形以外的多边形，例如五边形、六边形等。另外，通过将第一围堰3形成于cmos电路基板1和检测结构2之间，可以有效提高传感器的晶圆级封装的气密性和结构强度，并且有利于传感器的温度集中和屏蔽干扰，提高了传感器的晶圆级封装的品质、可靠性和成品率。53.在本实施例中，第一围堰3外壁与检测结构2或cmos电路基板1外边缘有设定距离，以使第一空腔4与衬底1上的子空腔连通，从而更好的实现隔热。更进一步地说，第一围堰3宽度范围大于30μm，以便于满足对衬底23的支撑强度；第一围堰3与功能单元21的键合面面积与功能单元21键合面所在面面积之比大于10％；和/或，第一围堰3与所述cmos电路基板1的键合面面积与cmos电路基板1键合面所在面面积之比大于10％，以提高第一围堰对功能单元21和/或cmos电路基板1的支撑度，从而提高第一空腔4的密封度。第一围堰3的高度范围包括1-20微米，如5微米，10微米，15微米，该范围内的第一围堰3可实现对衬底23的支撑，减少温度损失，还可以防止第一围堰3在环境中腐蚀或氧化，提高产品的可靠性。第一围堰3位于至少部分功能单元21的外侧，包围至少部分功能单元21。举例来讲，以热电堆为例，热电堆具有热端和冷端，第一围堰3包围热电堆的热端，另外，当热电堆阵列时，第一围堰3包围部分热电堆。54.在本实施例中，第一围堰3包括金属材料、介电材料、聚合物的一种或组合。在本实施例中，第一围堰3包括金属材料，金属材料包括铝、钛、镍、金、铬、铜或铂的单层、合金或者它们的层叠膜。在其他实施例中，第一围堰3包括介电材料，介电材料包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、硅酸乙酯、多晶硅中的一种或多种材料。在其他实施例中，第一围堰3包括聚合物，比如干膜，采用贴膜工艺形成第一围堰3，第一围堰3形成在cmos电路基板1上，能够使形成cmos电路基板1以及第一围堰3的制程与形成检测结构2的制程分开进行，从而提高了封装效率。55.对应的，平坦层为焊料，比如为锡，可以通过平坦层将第一子围堰31和第二子围堰32焊连，以通过第一子围堰31和第二子围堰32将cmos电路11和检测结构2金属键合。在其他实施例中，第一围堰包括介电材料时，平坦层的材料包括氧化硅、氮化硅或者氮氧化硅等，通过将平坦层熔融以将第一子围堰31和第二子围堰32键合。需要注意的是，平坦层分别形成于第一子围堰31和第二子围堰32上，再通过对平坦层进行熔融以键合第一子围堰31和第二子围堰32，应当注意，在键合之前，需要对平坦层进行平坦化处理。在其他实施例中，当第一围堰3为聚合物时，如为干膜时，通过干膜直接将cmos电路11和检测结构2粘接起来。56.当第一围堰3包括金属材料时，电连接结构5可以与第一围堰3具有相同层结构，从而便于形成第一围堰3时，同步形成电连接结构5，以节省工艺步骤。电连接结构5的材料及结构可参照上述第一围堰3设置，此处不再赘述。应当注意，电连接结构5位于第一围堰3外壁的外围，以使电连接结构5与第一围堰3分别位于cmos电路11的不同位置，从而便于分开形成电连接结构5和第一围堰3。57.在本实施例中，为了避免第一子围堰31和第二子围堰32键合时金属外溢至cmos电路基板11或检测结构2上，cmos电路基板1上设有凸起的防溢环6，防溢环6内具有环形凹槽61，第一子围堰31位于环形凹槽61内，且其临近第二子围堰32的表面至cmos电路基板1的距离小于防溢环6临近第二子围堰32的表面至cmos电路基板1的距离。更进一步地说，第一子围堰31与防溢环的高度差不低于1μm。需要说明的是，通过使第一子围堰31临近于第二子围堰32的表面低于防溢环6临近于第二子围堰32的表面，以使第一子围堰31和第二子围堰32之间的键合平面位于环形凹槽61内，从而使金属外溢至环形凹槽6内，以有效避免金属外溢至其他部件上。在其他实施例中，防溢环设置于检测结构2上，第二子围堰32位于环形凹槽内，且其临近第一子围堰31的表面至功能单元21的距离小于防溢环临近第一子围堰31的表面至功能单元21的距离。第二子围堰32与防溢环的设置参照上文所述第一子围堰31相对于防溢环6的设置，此处不再赘述。58.检测结构2上设有第二围堰7和封盖层8，第二围堰7位于检测结构2和封盖层8之间，检测结构2、第二围堰7和封盖层8围成第二空腔9，第二空腔9至少包围部分功能单元21。应当注意，当功能单元21为热电堆结构时，第二空腔9包围部分热电堆的热端，以便于通过第二空腔9提高红外线的透过率，同时也起到了隔热作用，防止与外界发生温度交换，从而提高器件性能。59.在本实施例中，第二围堰7与第一围堰3对应设置，即第二围堰7在检测结构2所在平面的投影与第一围堰3在检测结构2所在平面的投影完全重叠，以提高器件的结构强度。第二围堰7的结构、材料和第二空腔9可参照前文所述的第一围堰3和第一空腔4，此处不再赘述。60.为了避免通过第二围堰7连接封盖层8和检测结构2时金属外溢至封盖层8或检测结构2上，封盖层8上具有第一凹槽81，第一凹槽81位于第二空腔9以外，第二围堰7设置于第一凹槽81内，并与第一凹槽81内壁之间具有间隙，从而使得金属外溢至第一凹槽81内。另外，为使键合时金属尽可能溢流至第一凹槽81内，第二围堰7包括设置于第一凹槽81内的子围堰和设置于检测结构2上的子围堰，两子围堰的键合面位于第一凹槽81内，以使键合时金属外溢至第一凹槽81，避免金属外溢至封盖层8或检测结构2上。第一凹槽81的槽深与第二围堰7高度的差值不低于1μm。在其他实施例中，检测结构2上设有具有环形凹槽的防溢环，则两子围堰的键合面位于防溢环的环形凹槽内。61.封盖层8的材料包括半导体材料，如硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还可以为双面抛光硅片(double side polished wafers，dsp)，也可为氧化铝等的陶瓷基底10、石英或玻璃基底10等。在本实施例中，封盖层8的材料为半导体材料，能够透过红外线，从而提高了器件性能。其他实施例中，封盖层8的材料还可以是光学材料，如玻璃、滤光片，透镜等，或聚合物材料，如干膜、塑封料等。62.在本实施例中，为了避免键合时封盖层8和/或功能单元21受应力作用产生破裂，封盖层8和检测结构2之间还设有伪凸块10，伪凸块10设置于第二围堰7以外的区域，即伪凸块10设置于第二围堰7外壁的外围。具体而言，伪凸块10与电连接结构5对应设置，伪凸块10与电连接结构5的对应设置可参照上述第一围堰3和第二围堰7的对应设置，此处不再赘述。当第二围堰7为介电材料或聚合物时，伪凸块10与第二围堰7可以具有相同层结构，从而便于形成第二围堰7时，同步形成伪凸块10，以节省工艺步骤。63.另外，为了便于将cmos电路11与外部电连，cmos电路11上还设有第二电性连接端13，位于第一围堰3外壁的外侧。需要说明的是，第一电性连接端12可以位于第一围堰3外壁的外侧，也可以位于第一围堰3内壁的内侧，当第一电性连接端12位于第一围堰3内壁的内侧时，还需要在cmos电路上形成布线，以便于将第一电性连接端12电性引出至第二电性连接端13上，从而便于将检测结构2电性引出至外部电连。64.综上所述，本发明实施例通过第一围堰将cmos电路与检测结构键合，再通过电连接结构实现检测结构和cmos电路的电性连接，从而实现集成封装，以大大缩减封装体积，提高集成度；通过键合围成第一空腔，以确保第一空腔具备较好的密封性，进而隔绝外部环境，提高传感器的灵敏度和准确性，确保其品质和可靠性。另外，第一围堰和电连接结构分开设置，电连接结构不必依赖第一围堰形成，在工艺和时间上都比较灵活，降低了cmos电路在形成空腔和电连接工艺条件的限制，扩大了工艺窗口，并缩短了工艺制程时间。65.进一步地，第一围堰是金属材料，电连接结构具有相同层结构，小尺寸的第一围堰即可支撑形成空腔，且可以与电连接结构同工艺形成，减少工艺步骤，大大缩减工艺时间。66.进一步地，进一步地，通过分别将子围堰设置于cmos电路基板和检测结构上，再通过平坦层键合，以确保第一空腔的密封性；另外，通过键合的方式，提高了传感器的结构强度，同时简化了支撑，且键合的材料易于取得，降低了封装成本。67.进一步地，通过对第一围堰宽度的设置，可以实现对检测结构的支撑，提供较高的支持能力，并防止第一围堰在环境中被腐蚀或氧化，从而提高产品的可靠性。68.进一步地，由于第一围堰熔点较高，当cmos电路和检测结构通过第一围堰键合时，第一围堰容易出现外溢现象，通过在第一围堰的周围形成防溢环，可以将金属溢流限制在一定范围内，从而避免溢流至cmos电路基板或检测结构上。69.进一步地，进一步地，根据阵列的功能元件对应在衬底上形成子空腔，增强检测结构的隔热效果，从而较好的避免各功能单元在衬底方向上与外界发生温度交换。70.进一步地，通过第二围堰将封盖层键合于检测结构上，并在检测结构和封盖层之间围成封闭的第二空腔，以通过第二空腔提高红外线的透过率，同时隔绝外部环境，从而避免造成检测结构的检测误差。另外，还可以在形成工艺中对cmos电路的键合起支撑作用。71.进一步地，由于第二围堰熔点较高，当封盖结构和检测结构通过第二围堰键合时，第二围堰容易出现外溢现象，通过在封盖层上形成第一凹槽，并将第二围堰设置于第一凹槽内，可以将外溢金属限制在一定范围内，从而避免溢流至检测结构上。72.进一步地，通过形成伪凸块以对封盖层进行支撑，以确保键合时封盖层和功能单元均匀受力，避免产生破裂。73.进一步地，伪凸块与电连接结构位置对应，可以使键合时器件结构受力平衡，避免各层在键合时受力不均产生裂片；同样的，第二围堰与第一围堰位置对应，可以使键合时器件结构受力平衡，避免各层在键合时受力不均产生裂片。74.进一步地，通过将第三电性连接端设置于第一围堰外壁的外侧，以便于通过第三电性连接端将检测结构与外部电连。75.实施例276.实施例2提供了一种传感器封装方法，传感器封装方法包括：77.s01：提供cmos电路基板，包括cmos电路及第一电性连接端；78.s02：形成检测结构，检测结构包括位于衬底第一表面的功能单元及位于衬底远离第一表面的第二表面的电性引出端；79.s03：提供封盖层，封盖层与检测结构第一表面键合，并形成第二空腔，第二空腔至少包围部分功能单元；80.s04：形成第一围堰，连接cmos电路基板和检测结构的第二表面，第一围堰和cmos电路、检测结构围成第一空腔，第一空腔至少包围部分功能单元；81.s05：形成电连接结构，电连接结构将电性引出端与第一电性连接端电连，且电连接结构位于cmos电路的第一围堰暴露的区域。82.步骤s0n不代表先后顺序。83.图2至图7为本实施例的一种传感器封装结构的制造方法的相应步骤对应的结构示意图，参考图2至7详细说明本实施例提供的传感器封装结构的制作方法。84.参考图2，提供cmos电路基板，包括cmos电路11及第一电性连接端12。85.在本实施例中，cmos电路基板还包含位于cmos电路11外围的第二电性连接结构13，以便于将cmos电路11与外界电连。需要说明的是，第二电性连接端13在提供cmos电路11之后形成。另外，形成的第一电性连接端12可以位于后续形成的第一围堰外壁的外围，也可以位于后续形成的第一围堰内壁的内围。应当注意，当第二电性连接端13在提供cmos电路11之后形成时，还需要在cmos电路11上形成布线，以便于将第一电性连接端12连接至后续形成的第二电性连接端13上；同样的，当形成的第一电性连接端12位于后续形成的第一围堰内壁的内围时，也需要在cmos电路11上形成布线，以便于将第一电性连接端12连接至后续形成的第二电性连接端13上，进而便于将功能单元21与外部电连。86.参考图3-图6，形成检测结构，检测结构包括位于衬底23第一表面的功能单元21及位于衬底23远离第一表面的第二表面的电性引出端22。87.在本实施例中，形成检测结构2的方法包括：在衬底23的第一表面形成功能单元21，参考图3；形成互连结构24，互连结构24贯穿衬底23，并将功能单元21电性引出至电性引出端22，参考图4-图5。需要说明的是，功能单元21可参照实施例1中所述，且不论功能单元21为何种器件结构，其形成方式都属于现有技术，此处不再赘述。互连结构24在将封盖层8与检测结构的第一表面键合之后形成。88.参考图4，在形成互连结构之前，提供封盖层8，将封盖层8与检测结构第一表面键合，提供封盖层8的方式参见下文所述。参考图5，形成互连结构24的方法包括：形成第三电性连接端242，位于功能单元21远离衬底23的一面；形成tsv孔，贯穿衬底23和功能单元21以暴露部分第三电性连接端242；在tsv孔内形成布线层241，连接第三电性连接端242，并覆盖衬底23部分第二表面；在覆盖衬底23部分第二表面的布线层24上形成电性引出端22。需要说明的是，形成布线层241可参照现有实现方式，此处不再赘述。89.参考图6，为了实现更好的隔热效果，避免功能单元21在沿衬底23方向与外界发生温度交换，在形成互连结构24之后，刻蚀衬底23第二表面，形成子空腔231，子空腔231相对于功能单元21的设置参照实施例1，此处不再赘述。90.参考图4-图6，提供封盖层8，封盖层8与检测结构第一表面键合，并形成第二空腔9，第二空腔9至少包围部分功能单元21。91.在本实施例中，在形成第三电性连接端242之后，形成tsv孔之前，提供封盖层8，封盖层8与检测结构第一表面键合。92.由于本实施例中的第二围堰7采用金属材料，而金属在键合时容易发生金属外溢，因此，在提供封盖层8之后，刻蚀封盖层8，形成第一凹槽81；在形成第二围堰7时，第二围堰7至少部分于第一凹槽81内。第二围堰7和第一凹槽81的结构及材料参照实施例1所述，此处不再赘述。在其他实施例中，也可以在功能单元21上形成凸起的且具有环形凹槽的防溢环，防溢环在功能单元21上形成第二围堰7之后形成；形成的第二围堰至少部分位于防溢环的环形凹槽内。93.在本实施例中，为了保证第二空腔9的密封性，形成第二空腔9的步骤包括：形成第二围堰7，封盖层8和检测结构2通过第二围堰7键合，第二围堰7和检测结构2、封盖层8围成第二空腔9，第二空腔9至少部分包围功能单元21。需要说明的是，第二空腔9的结构和有益效果参照实施例1中所述，此处不再赘述。94.更进一步地说，形成第二围堰7，第二围堰7连接封盖层8和检测结构2的方法包括：在形成第三电性连接端242之后，形成tsv孔之前，在功能单元21上形成子围堰；在提供封盖层8时，在封盖层8上形成子围堰；通过平坦层将封盖层8上的子围堰和功能单元21上的子围堰键合起来，从而将封盖层8与检测结构2第一表面键合。第二围堰7的材料及有益效果参照实施例1所述，此处不再赘述。95.在本实施例中，在封盖层8上形成子围堰的方法包括：形成种子层，覆盖第一凹槽81及封盖层8表面；形成电阻层，覆盖种子层；刻蚀电阻层，以暴露位于第一凹槽81内的种子层；电镀形成子围堰，填充第一凹槽81且连接种子层；刻蚀电阻层，形成开口；去除第一凹槽81外围的种子层和电阻层。应当注意，当子围堰形成于第一凹槽81内时，封盖层8与功能单元21键合时，以封盖层8作为支撑结构，将功能单元21键合于封盖层8上。96.在功能单元21上形成子围堰的方法包括：形成种子层，覆盖功能单元21远离衬底23的表面；形成电阻层，覆盖种子层；刻蚀电阻层，以暴露部分种子层；电镀形成子围堰，填充第一凹槽81且连接种子层；刻蚀电阻层，形成开口；去除第一凹槽81外围的种子层和电阻层。97.需要说明的是，分别形成于封盖层8和功能单元21子围堰均具有开口，封盖层8和功能单元21通过子围堰键合时，封盖层、子围堰、功能单元将开口围成封闭的第二空腔9。另外，为了保证第二空腔9的密封性，形成于封盖层8上的子围堰和形成于功能单元21上的子围堰还分别形成平坦层，并通过平坦层键合。平坦层的材料参照实施例1所述，此处不再赘述。应当注意，在两子围堰键合之前，还可以对封盖层8进行其他现有工艺操作，以提高封盖层8的支撑强度。98.在其他实施例中，功能单元21上形成防溢环，在形成第二围堰7之前，在功能单元21表面形成防溢环，再在功能单元21上形成子围堰，其方式可参照在封盖层8上形成子围堰的方式，此处不再赘述。应当注意，当功能单元21上设置防溢环时，封盖层8与功能单元21键合时，以功能单元21作为支撑结构，将封盖层8键合于功能单元21上。在两子围堰键合之前，为提高功能单元21的支撑强度，还可以对功能单元进行其他现有工艺操作。99.另外，由于键合时，封盖层8和功能单元21容易受到应力作用而发生破损，因此还需要在封盖层8和检测结构2之间形成伪凸块10，伪凸块10连接检测结构2和封盖层8，以使封盖层8和功能单元21均匀受力。伪凸块10可以在形成第二围堰7之前或之后形成，也可以在形成第二围堰7时形成，当伪凸块10的材料与第二围堰7的材料相同时，伪凸块10可以与第二围堰7同步形成。应当注意，伪凸块10与第二围堰7同步形成时，伪凸块10的形成步骤与第二围堰7的形成步骤相同，形成的伪凸块10与第二围堰7具有相同的层结构，且伪凸块10和第二围堰7的材料相同，具体材料及结构可参照实施例1所述，形成伪凸块10的方式可参照形成第二围堰7的方式，此处不再赘述。100.参考图7，形成第一围堰3，连接cmos电路基板1和检测结构2的第二表面，第一围堰3和cmos电路11、检测结构2围成第一空腔4，第一空腔4至少包围部分功能单元21。101.在本实施例中，第一围堰3形成步骤包括：在cmos电路基板上形成第一子围堰31；在检测结构2上形成第二子围堰32；第一子围堰31和第二子围堰32通过平坦层键合。需要说明的是，第一子围堰31可以在提供cmos电路基板之后形成，第二子围堰32可以在形成检测结构2之后形成.第一子围堰31、第二子围堰32和平坦层的结构、材料及有益效果参照实施例1，此处不再赘述。应当注意，第一围堰3可以与第二围堰7对应设置，即形成的第一围堰3在检测结构2所在平面的投影与第二围堰7在检测结构2所在平面的投影完全重叠，另外，在cmos电路基板上形成第一子围堰31之前，需要在cmos电路基板上形成隔离层，再根据第二围堰7的位置对应刻蚀隔离层，形成凹槽；再在凹槽内形成第一子围堰，从而使第一子围堰31和第二子围堰32键合后形成第一围堰3与第二围堰7位置对应。在检测结构上形成第二子围堰32，更进一步的说，在衬底23上形成第二子围堰32时，第二子围堰32和衬底23之间还可以形成刻蚀停止层，具体形成步骤可参照在cmos电路基板上形成第一子围堰31的方法，此处不再赘述。102.在形成第一围堰3之前，在cmos电路11和/或检测结构2上形成防溢环6，防溢环6内具有环形凹槽；在形成第一围堰3时，第一围堰3至少部分形成于防溢环6的环形凹槽内。形成防溢环6及在防溢环内形成第一围堰3的步骤可参照前文在功能单元21表面形成防溢环的方法，此处不再赘述。应当注意，防溢环6可以形成于cmos电路11表面，也可以形成于衬底23的第二表面。103.继续参考图7，形成电连接结构5，电连接结构5将电性引出端22与第一电性连接端12电连，且电连接结构5位于cmos电路11的第一围堰3暴露的区域。104.在本实施例中，第一围堰3采用金属材料制成，电连接结构5与第一围堰3具有相同的层结构，以便于在形成第一围堰3时同步形成电连接结构5，从而节省工艺步骤，提高制作效率。电连接结构5的材料及结构第一围堰3的金属材料及结构，此处不再赘述。需要说明的是，在形成电连接结构5之前，还可以在cmos电路基板上形成另一防溢环，以使形成的第一电性连接端位于该防溢环的环形凹槽内，从而使形成的电连接结构5位于该防溢环的环形凹槽内并与第一电性连接端12电连；或者，该防溢环也可以形成于检测结构上，该防溢环的形成方式可参照第一围堰3外周的防溢环的形成方式，此处不再赘述。在其他实施例中，第一围堰3采用介电材料或聚合物制成，电连接结构5可在形成第一围堰3之前或之后形成。应当注意，在形成电连接结构5时，需要根据伪凸块10相对于功能单元21的位置对应形成电连接结构5，从而使形成的电连接结构5与伪凸块10对应。105.由于cmos电路基板1还包含位于cmos电路11外围的第二电性连接结构13，因此在连接cmos电路11和检测结构2之后，切割检测结构2和封盖层8，使第二电性连接结构13位于检测结构2覆盖范围以外，从而便于与外界电连接。106.综上所述，本发明实施例通过分开形成第一围堰和电连接结构，以将cmos电路与检测结构键合并电连接，以实现集成封装，从而大大缩减封装体积，提高集成度，另外，电连接结构不必依赖第一围堰形成，在工艺和时间上都比较灵活，降低了cmos电路在形成空腔和电连接工艺条件的限制，扩大了工艺窗口，并缩短了工艺制程时间；在将cmos电路与检测结构键合时，通过在第一围堰与cmos电路、功能单元围成封闭的第一空腔，以保证第一空腔的密封性能，从而隔绝外部环境，提高其可靠性；另外，先键合封盖层，提高器件支撑强度，为后续coms电路的键合提供承载条件。107.进一步地，由于cmos电路不能进行刻蚀，因此通过在cmos电路上形成防溢环，使第一围堰形成于防溢环的环形凹槽内，多余的键合材料溢出后会填充凹槽与围堰之间的间隙，从而避免金属外溢至cmos电路基板或检测结构上。108.进一步地，在提供封盖层之后，刻蚀封盖层形成第一凹槽，以便于后续形成的第二围堰位于第一凹槽内，从而避免键合时第二围堰结构发生外溢。另外，通过第二围堰将封盖层键合于检测结构上，以保证第二空腔的密封性能，提高第二空腔的红外线透过率。109.进一步地，通过在cmos电路和检测结构之间形成伪凸块，再通过伪凸块键合，以对封盖层形成支撑，使得键合时封盖层和功能单元均匀受力，避免产生破裂。110.进一步地，在将所述cmos电路和所述检测结构连接之后，通过切割检测结构，以将第三电性连接端设置于第一围堰外壁的外侧，从而便于第三电性连接端与外部电连，连接方式可多样化。111.需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。112.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。