一种高精度时延调整的秒脉冲输出装置的制作方法

1.本发明属于时间统一技术领域，具体涉及一种高精度时延调整的秒脉冲输出装置。背景技术：2.时频源已应用在通讯、电力、广播电视、安防监控、工业控制等通信场景中，时频源作为通信系统内部秒脉冲1pps信号的输入设备。目前，通信系统对时间同步的高精度需求也越来越多，使得时频源在满足通过一级时间或频率基准源进行高精度授时的同时，其输出的秒脉冲到达各个用户端的时刻也需满足高度一致。3.然而目前的时频源在与各个用户端连接时，因为与不同用户端的距离存在差异，从而导致时频源与各个用户端之间的传输线缆长度往往各不相同，这将直接导致各个用户端接收到的秒脉冲的延时也各不相同，从而很难保证各个用户端接收到的秒脉冲上升沿的一致性。若各个用户端接收的秒脉冲上升沿不一致，将导致各个用户端设备的时间很难同步，若这些用户端设备处于同一通信系统中，且该通信系统对时间的同步精度要求较高，那么整个通信系统的信息传递可能出现较大误差或直接通信失效等。4.由此可见，时频源产品进行智能化设计很有必要，智能化设计的时频源在实际应用时，基于对各个用户端设备的距离考量后进行秒脉冲输出前的调整，使得时频源输出的秒脉冲到达各个用户端设备具有高度一致性，将很好地克服目前时频源产品输出的秒脉冲不能进行自适应时延调整的问题。技术实现要素：5.本发明的目的在于克服现有技术的一项或多项不足，提供一种高精度时延调整的秒脉冲输出装置。6.本发明的目的是通过以下技术方案来实现的：一种高精度时延调整的秒脉冲输出装置，包括mcu主控模块、晶振模块、dpll模块和多个时延模块；各个时延模块用于与外部的各个用户设备一一对应连接；mcu主控模块预置有多个时延调整值，所述时延调整值为秒脉冲的周期与时延值之间的差值，所述时延值为时延模块和与该时延模块连接的所述用户设备之间的信号传输路径时延，各个时延调整值与各个时延模块一一对应；mcu主控模块用于接入外部的标准时间信号，并根据标准时间信号驯服晶振模块，然后生成标准秒脉冲，并将生成的标准秒脉冲发送至各个时延模块；晶振模块用于在被驯服后生成参考时钟，并将参考时钟发送至dpll模块和mcu主控模块；mcu主控模块还用于将各个时延调整值分别分解为第一数值和第二数值，并将第一数值发送至与该时延调整值对应的时延模块，将第二数值发送至dpll模块，其中第一数值为该时延调整值被参考时钟的周期整除的部分，第二数值为该时延调整值与参考时钟的周期相除所得的余数值；dpll模块用于根据所述第二数值对参考时钟进行移相，移相后生成本地延迟时钟，并将该本地延迟时钟发送至该第二数值对应的时延模块；时延模块用于通过寄存器打拍方式对所述标准秒脉冲进行延时，延时后生成目标秒脉冲，所述目标秒脉冲用于输出至对应的用户设备，其中寄存器打拍的时钟为对应的本地延迟时钟，打拍的个数等于对应的第一数值与本地延迟时钟的周期相除所得的商值。7.优选地，所述时延模块包括寄存器打拍计数单元和触发器单元；所述寄存器打拍计数单元用于接收所述mcu主控模块发送的标准秒脉冲和与该时延模块对应的第一数值，以及接收dpll模块发送的与该时延模块对应的本地延迟时钟，并采集所述标准秒脉冲的边沿a，当采集到第一个边沿a后，开始对所述本地延迟时钟进行边沿b个数的计数，当边沿b个数的当前计数值与第一个边沿b的计数值之间的差值等于第一确定值时，将本地延迟时钟输入所述触发器单元，所述第一确定值为该第一数值与本地延迟时钟的周期相除所得的商值，所述边沿a和边沿b同为上升沿，或边沿a和边沿b同为下降沿；所述触发器单元用于在接收所述mcu主控模块发送的标准秒脉冲，并将寄存器打拍计数单元输出的本地延迟时钟作为基准时钟后生成目标秒脉冲，所述目标秒脉冲用于输出至该时延模块对应的用户设备。8.优选地，所述秒脉冲输出装置还包括第一分路模块和第二分路模块；所述第一分路模块用于接收晶振模块生成的所述参考时钟，并将接收的所述参考时钟发送至dpll模块和mcu主控模块；所述第二分路模块用于接收mcu主控模块生成的所述标准秒脉冲，并将接收的所述标准秒脉冲发送至各个时延模块。9.优选地，所述秒脉冲输出装置还包括时差测量模块、da转换模块和运放模块，所述根据标准时间信号驯服晶振模块，然后生成标准秒脉冲的具体过程为：晶振模块生成初始状态的参考时钟，并将初始状态的参考时钟发送至mcu主控模块；执行晶振频率校正过程，所述晶振频率校正过程具体为：所述mcu主控模块对参考时钟进行分频或倍频处理，分频或倍频处理后生成与标准时间信号频率相同的第一频率信号；所述时差测量模块测量标准时间信号和所述第一频率信号之间的时间间隔，并将测量得到的所述时间间隔发送至mcu主控模块；mcu主控模块判断所述时间间隔是否为零，若是，则对参考时钟进行分频处理，分频后生成标准秒脉冲，否则根据所述时间间隔生成晶振频率调节信号，并将生成的晶振频率调节信号发送至所述da转换模块；da转换模块将所述晶振频率调节信号转换为模拟压控信号，并将所述模拟压控信号发送至运放模块；运放模块将所述模拟压控信号的电压进行放大，并将放大后的模拟压控信号发送至晶振模块；晶振模块根据放大后的模拟压控信号生成下一状态的参考时钟，并将生成的下一状态的参考时钟发送至mcu主控模块，然后执行晶振频率校正过程。10.优选地，所述dpll模块采用的型号为ad9545。11.优选地，所述mcu主控模块对时延调整值的预置过程为：将初始的时延调整值设为零，mcu主控模块预置该时延调整值；将各个时延模块与各个用户设备一一对应连接；dpll模块获取时延模块与用户设备的连接端所输出的目标秒脉冲，以及获取与该时延模块连接的用户设备所接收的到达秒脉冲，并测量目标秒脉冲和到达秒脉冲的相差，然后将测量得到的相差发送至mcu主控模块，mcu主控模块将秒脉冲的周期与所述相差的差值确定为该时延模块对应的时延调整值，并进行设定。12.本发明的有益效果为：（1）、通过秒脉冲输出装置内增加对时延调整值的预设，以及增加dpll模块和与各个时延调整值一一对应的时延模块，对秒脉冲输出装置的输出秒脉冲进行提前时延补偿，该时延补偿是对秒脉冲输出装置输出的秒脉冲至用户设备之间传输路径时延的补偿，由此实现了秒脉冲输出装置满足高精度授时的同时，也保证了输出的各个秒脉冲到达各个用户设备的时刻一致性。13.（2）、通过将时延调整值分解为第一数值和第二数值；第一数值的时延通过时延模块中的寄存器打拍计数单元实现，通过寄存器打拍方式，打一拍使得到达触发器单元的基准时钟发生一个参考时钟周期的延迟，打两拍使得到达触发器单元的基准时钟发生两个参考时钟周期的延迟，此部分为第一阶段的时延，此阶段的时延大小为第一数值，且为参考时钟周期的整数倍，为粗调阶段；第二数值的时延通过dpll模块对参考时钟进行移相实现，使得输入时延模块的本地延迟时钟已经进行了第二阶段的时延，此阶段的时延大小为第二数值，且为dpll模块最小移相相差的整数倍，为精调阶段，通过粗调阶段和精调阶段实现了秒脉冲输出装置对输出秒脉冲的高精度时延补偿。附图说明14.图1为实施例对应的秒脉冲输出装置的一种逻辑组成框图；图2为只进行粗调阶段后输出的目标秒脉冲的一种示意图；图3为只进行精调阶段后输出的目标秒脉冲的一种示意图；图4为进行粗调阶段和精调阶段后输出的目标秒脉冲的一种示意图。具体实施方式15.下面将结合实施例，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。16.参阅图1-图4，本实施例提供了一种高精度时延调整的秒脉冲输出装置，所述秒脉冲输出装置应用于包含秒脉冲输出功能的时频源或者时间同步设备等，用于接入外部的标准时间信号，然后输出多路时延补偿后的秒脉冲。17.如图1所示，本实施例提供的一种高精度时延调整的秒脉冲输出装置包括mcu主控模块、晶振模块、dpll模块、多个时延模块、时差测量模块、da转换模块、运放模块、第一分路模块和第二分路模块。其中，时延模块的数量为四个，该秒脉冲输出装置实现四路时延补偿后的秒脉冲输出，可连接四个用户设备，dpll模块是指数字锁相环模块。此外，基于fpga芯片实现所有的时延模块和第二分路模块，晶振模块为ocxo恒温晶振，ocxo恒温晶振生成的频率为10mhz，dpll模块为ad9545芯片，第一分路模块为功分器，mcu主控模块采用st32系列或gd32系列的单片机，其中所述da转换模块包含在单片机内。mcu主控模块分别与时差测量模块、运放模块、功分器、fpga芯片和dpll模块连接，ocxo恒温晶振分别与运放模块和功分器连接，功分器还与dpll模块连接，dpll模块还与fpga芯片连接。18.mcu主控模块用于接入外部的标准时间信号，标准时间信号可以为从gps接收机获取的1pps秒信号（秒脉冲）或其他频标源输入的频标，各个时延模块的输出端用于与外部的各个用户设备一一对应连接，向各个用户设备输出时延调整后的秒脉冲信号。19.mcu主控模块预置有多个时延调整值。时延调整值为秒脉冲的周期与时延值之间的差值，时延值为时延模块和与该时延模块连接的用户设备之间的信号传输路径时延，因此各个时延调整值与各个时延模块一一对应。20.mcu主控模块用于在接收到外部的标准时间信号后，根据该标准时间信号驯服ocxo恒温晶振，驯服ocxo恒温晶振后，mcu主控模块生成标准秒脉冲，并将生成的标准秒脉冲经第二分路模块分路后分别发送至各个时延模块。其中，mcu主控模块驯服ocxo恒温晶振，然后生成标准秒脉冲，具体步骤包括如下：s1、ocxo恒温晶振生成初始状态的参考时钟，并将生成的初始状态的参考时钟发送至mcu主控模块。21.s2、执行晶振频率校正过程，晶振频率校正过程具体为：s21、mcu主控模块对参考时钟进行分频或倍频处理，分频或倍频处理后生成与标准时间信号频率相同的第一频率信号。22.s22、时差测量模块测量标准时间信号和第一频率信号之间的时间间隔，并将测量得到的时间间隔发送至mcu主控模块。23.s23、mcu主控模块判断时间间隔是否为零，若是，则对参考时钟进行分频处理，分频后生成标准秒脉冲，否则根据时间间隔生成晶振频率调节信号，并将生成的晶振频率调节信号进行da转换后生成模拟压控信号，然后将生成的模拟压控信号发送至运放模块。24.s24、运放模块将模拟压控信号的电压进行放大，并将放大后的模拟压控信号发送至ocxo恒温晶振。25.s3、ocxo恒温晶振根据放大后的模拟压控信号生成下一状态的参考时钟，并将生成的下一状态的参考时钟经功分器发送至mcu主控模块，然后执行晶振频率校正过程。26.ocxo恒温晶振用于在被驯服后生成稳定且标准的参考时钟，并将参考时钟发送至dpll模块和mcu主控模块。27.mcu主控模块还用于将各个时延调整值分别分解为第一数值和第二数值，并将第一数值发送至与该时延调整值对应的时延模块，将分解得到的所有第二数值都发送至dpll模块。其中，第一数值为该时延调整值被参考时钟的周期整除的部分，即第一数值为该时延调整值与参考时钟的周期相除得到商值后将该商值与参考时钟的周期相乘所得的乘积，第二数值为该时延调整值与参考时钟的周期相除所得的余数值。例如，时延调整值为150201ps，因为参考时钟的周期为100000ps，那么对应的第一数值为100000ps，第二数值为50201ps。28.dpll模块用于接收mcu主控模块发送的第二数值和接收ocxo恒温晶振发送的参考时钟，并根据第二数值对参考时钟进行移相，移相后生成本地延迟时钟，并将该本地延迟时钟发送至时延模块，该时延模块与该第二数值所对应的时延调整值对应。具体地，将第二数值写入ad9545芯片的寄存器内，然后ad9545芯片对参考时钟进行移相，移相大小等于第二数值，本实施例中ad9545芯片控制参考时钟10mhz移相的最小相差可达1ps，因此ad9545芯片实现的时延调整精度可达1ps。29.时延模块用于接收mcu主控模块发送的第一数值和标准秒脉冲，以及接收dpll模块发送的本地延迟时钟，然后通过寄存器打拍方式对标准秒脉冲进行延时，延时后生成目标秒脉冲，目标秒脉冲用于输出至对应的用户设备，其中寄存器打拍的时钟为对应的本地延迟时钟，打拍的个数等于第一数值与本地延迟时钟的周期（参考时钟的周期）相除所得的商值。比如寄存器打一拍，那么标准秒脉冲发生的延时为第二数值和一个参考时钟周期之和，寄存器打两拍，那么标准秒脉冲发生的延时为第二数值和两个参考时钟周期之和，由此目标秒脉冲相比于标准秒脉冲的延迟为第二数值和第一数值之和，即为时延调整值。30.可选地，时延模块包括寄存器打拍计数单元和触发器单元。寄存器打拍计数单元包括寄存器。触发器单元包括触发器。31.寄存器打拍计数单元用于接收mcu主控模块发送的标准秒脉冲和与该时延模块对应的第一数值，以及接收dpll模块发送的与该时延模块对应的本地延迟时钟，并采集标准秒脉冲的边沿a，当采集到第一个边沿a后，开始对本地延迟时钟进行边沿b个数的计数，当边沿b个数的当前计数值与第一个边沿b的计数值之间的差值等于第一确定值时，将本地延迟时钟输入触发器单元，其中第一确定值为该第一数值与本地延迟时钟的周期相除所得的商值，边沿a和边沿b同为上升沿，或边沿a和边沿b同为下降沿。具体地，当采集到标准秒脉冲的第一个边沿a时，对边沿b计数寄存器进行清零操作，且从零开始计数，每当采集到一个本地延迟时钟的边沿b时边沿b计数寄存器加一，例如第一数值为300ns时，当边沿b计数寄存器的计数值等于3时，将本地延迟时钟输入触发器单元，此时本地延迟时钟发生了300ns的延迟。32.触发器单元用于在接收mcu主控模块发送的标准秒脉冲，并将寄存器打拍计数单元输出的本地延迟时钟作为基准时钟后生成目标秒脉冲，目标秒脉冲用于输出至该时延模块对应的用户设备。具体地，触发器的输入端输入mcu主控模块发送的标准秒脉冲，触发器的时钟端输入寄存器打拍计数单元输出的本地延迟时钟，当本地延迟时钟到来后，触发器的输出端输出目标秒脉冲，目标秒脉冲相比于标准秒脉冲的总延时为第一数值和第二数值之和，即为时延调整值。33.如图2所示，时延调整值为300ns，那么第一数值为300ns，第二数值为0，ad9545芯片输出至寄存器打拍计数单元的本地延迟时钟等于参考时钟，当寄存器打拍计数单元采集到标准秒脉冲的第一个上升沿时，对本地延迟时钟的上升沿进行计数的寄存器清零，且从零开始计数，每当采集到一个本地延迟时钟的上升沿时，对本地延迟时钟的上升沿进行计数的寄存器加一，当对本地延迟时钟的上升沿进行计数的寄存器的计数值等于3时，本地延迟时钟输出至触发器的时钟端，此时触发器输出的目标秒脉冲相对于标准秒脉冲的延迟时间为300ns。34.如图3所示，时延调整值分别为20ps和30ps，那么两个时延调整值的第一数值均为0，第二数值分别为20ps和30ps，通过ad9545芯片对参考时钟进行移相，移相后输出相比参考时钟分别延时20ps和30ps的两个本地延迟时钟，因为第一数值均为0，寄存器打拍的个数为0，所以触发器输出的目标秒脉冲相比于标准秒脉冲分别发生了20ps和30ps的延迟。35.如图4所示，时延调整值为300020ps，那么第一数值为300ns，第二数值为20ps，通过ad9545芯片对参考时钟进行移相，移相后输出相比参考时钟延时20ps的本地延迟时钟，将本地延迟时钟输入寄存器打拍计数单元，当寄存器打拍计数单元采集到标准秒脉冲的第一个上升沿时，对本地延迟时钟的上升沿进行计数的寄存器清零，且从零开始计数，每当采集到一个本地延迟时钟的上升沿时，对本地延迟时钟的上升沿进行计数的寄存器加一，当对本地延迟时钟的上升沿进行计数的寄存器的计数值等于3时，本地延迟时钟输出至触发器的时钟端，此时本地延迟时钟又发生了300ns的延迟，最终触发器输出的目标秒脉冲相比于标准秒脉冲发生了300020ps的延迟。36.可选地，mcu主控模块在时延调整值进行预置前，需要先获取到各个时延调整值，mcu主控模块获取各个时延调整值然后进行预置的过程为：将时延调整值设为零，并对mcu主控模块预置该时延调整值。37.将各个时延模块与各个用户设备一一对应连接。38.通过ad9545芯片的refb端采集一个时延模块与用户设备的连接端所输出的目标秒脉冲，将该目标秒脉冲作为基准1pps，以及通过ad9545芯片的refbb端采集与该时延模块连接的用户设备所接收的到达秒脉冲，然后ad9545芯片测量基准1pps和到达秒脉冲的相差，该相差即为该时延模块与对应用户设备之间的信号传输路径时延，然后将测量得到的相差发送至mcu主控模块，mcu主控模块将秒脉冲的周期与相差的差值确定为该时延模块对应的时延调整值，并进行设定，依次通过ad9545芯片的refb端和refbb端完成对各个时延模块与对应用户设备之间的信号传输路径时延的测量，然后完成对应时延调整值的计算和设定。优选地，可通过在fpga芯片上开设对时延模块与用户设备的连接端所输出的目标秒脉冲进行采集的采集端口，通过传输线缆将ad9545芯片的refb端与该采集端口连接，同样地，通过传输线缆将ad9545芯片的refbb端与用户设备的到达秒脉冲输入端连接，然后ad9545芯片比较其refb端和refbb端之间的相差，在得到所有时延调整值后，断开ad9545芯片的refbb端与用户设备的到达秒脉冲输入端之间的连接。上述针对时延调整值的获取过程只是一种优选，也可采用其他方式获取时延调整值。39.以下通过对时延模块与用户设备之间的信号传输路径时延为200ns说明本发明的时延调整过程：通过ad9545芯片测量得到时延模块与用户设备之间的信号传输路径时延为200ns；因为fpga时延的逻辑实现只能将秒脉冲延后，不能提前，因此对200ns的传输时延进行补偿，需将秒脉冲提前200ns，等同于将秒脉冲延迟（109-200）ns，因此mcu计算出的时延调整值为（109-200）ns；mcu主控单元对该时延调整值进行分解，计算出第一数值t1=100*（109-200）/100，第二数值t2=0；ad9545芯片输出至寄存器打拍计数单元的本地延迟时钟等于参考时钟；当该寄存器打拍计数单元内的边沿b计数寄存器的数值等于9999998时，若边沿b为上升沿，那么触发器的输出置高，输出目标秒脉冲，若边沿b为下降沿，那么触发器的输出置低，输出目标秒脉冲，此目标秒脉冲相对于标准秒脉冲的延迟时间等于（109-200）ns；将目标秒脉冲输出至用户设备，用户设备接收到的到达秒脉冲与标准秒脉冲零偏差。40.以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。