一种在时间测量系统中降低死时间的装置的制作方法

本发明属于时间测量，具体涉及一种在时间测量系统中降低死时间的装置。

背景技术：

1、高精度时间测量技术在现代科学技术的诸多领域都需要被应用，例如电信通讯、激光测距和卫星定位等，尤其在物理学各领域中的应用更为广泛，诸如原子核物理、高能物理和医学影像物理等领域都离不开高精度时间测量技术。时间测量一般包括时间甄别和时间数字转换(time-to-digital converter，tdc)两部分。

2、目前，在时间测量系统中，有一个最重要的参数，叫死时间，就是设备记录一个计数脉冲后到再能记录一个新脉冲所需的最短时间，死时间的存在会导致探测器的计数结果出现误差，影响实验结果的准确性。死时间越短，可以记录的信息越多，系统性能越好，实验结果越准确，因此时间测量设备在研发过程中会尽可能的降低死时间。

3、在使用延时链进行时间测量过程中，要降低死时间，最简单直接的办法就是用更高速的时钟对延时链进行采样，然后再对采样所得的bit流(即由一串二进制位组成的且用于反映边沿跳变事件位置的数据流)进行处理，处理过程采用流水线方式，每个时钟都在处理当前采样到的bit流信息，即从每一拍采样所得的bit流中提取出一个边沿跳变(称为事件)，再把获得的事件在高速时钟下进行后级拼接处理并送出，最终实现时间的测量(全部都在高速时钟下处理)。例如用250mhz时钟，就能做到4ns的死时间；如果要做到2ns死时间，那么就要用到500mhz时钟。但是500mhz时钟，即使在中高端fpga(field programmablegate array，现场可编程门阵列)中，也属于高工作频率，可能导致在布局布线时存在时序不能满足要求的风险。

技术实现思路

1、本发明的目的是提供一种在时间测量系统中降低死时间的装置，用以解决现有在使用延时链进行时间测量过程中为做到低死时间，可能导致在fpga布局布线时存在时序不能满足要求的风险。

2、为了实现上述目的，本发明采用以下技术方案：

3、第一方面，提供了一种在时间测量系统中降低死时间的装置，包括有延时链、高速采样时钟模块、事件获取模块、n个事件记录模块、低速处理时钟模块和事件组合模块，其中，n表示大于等于2的正整数；

4、所述延时链，用于对输入的被测信号进行延时处理；

5、所述高速采样时钟模块，用于输出高速采样时钟信号；

6、所述事件获取模块，分别连接所述延时链和所述高速采样时钟模块，用于以所述高速采样时钟信号的信号频率为采样工作频率，周期性地对所述延时链进行采样处理，得到由一串二进制位组成的且用于反映边沿跳变事件位置的数据流，其中，所述边沿跳变事件位置是指为二进制数“01”或二进制数“10”的相邻两比特位在所述数据流中的位置；

7、所述n个事件记录模块，分别连接所述事件获取模块，用于分别轮流记录来自所述事件获取模块的所述数据流；

8、所述低速处理时钟模块，用于输出低速采样时钟信号，其中，所述低速采样时钟信号的信号频率为所述高速采样时钟信号的信号频率的n分之一；

9、所述事件组合模块，分别连接所述n个事件记录模块和所述低速处理时钟模块，用于以所述低速采样时钟信号的信号频率为处理工作频率，周期性地同步读取在所述n个事件记录模块中记录的n个所述数据流，并根据这n个所述数据流组合得到用于反映边沿跳变事件脉冲出现时刻的最终时间信息，其中，所述边沿跳变事件脉冲出现时刻是指边沿跳变事件脉冲的出现时间戳。

10、基于上述技术实现要素：，提供了一种在达成低死时间目的同时能够降低时序不能满足要求风险的新方案，即包括有延时链、高速采样时钟模块、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作频率下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此由于在数据采样部分是高频工作，而在数据处理部分仍然是低频工作，使得可在达成低死时间目的同时通过以处理资源换时间方式来降低在fpga布局布线时存在时序不能满足要求的风险，便于实际应用和推广。

11、在一个可能的设计中，所述延时链包括有依次串联的多个第一延时单元，所述事件获取模块包括有多个第一d触发器，其中，所述多个第一d触发器与所述多个第一延时单元一一对应；

12、在所述多个第一延时单元中沿串联方向的首个第一延时单元的输入端用于接入被测信号，在所述多个第一延时单元中沿串联方向的第k+1个第一延时单元的输入端连接在所述多个第一延时单元中沿串联方向的第k个第一延时单元的输出端，k表示小于k的正整数，k表示所述多个第一延时单元的单元总数；

13、针对在所述多个第一d触发器中的各个第一d触发器，对应的输入端连接对应延时单元的输出端，对应的时钟信号输入端连接所述高速采样时钟模块的时钟信号输出端；

14、所述多个第一d触发器，用于输出所述数据流。

15、在一个可能的设计中，所述第一延时单元采用与门电路，其中，所述与门电路的第一输入端用于接入被测信号，所述与门电路的第二输入端用于接入表示二进制数“1”的高电平信号，所述与门电路的输入端用于输出已延时的所述被测信号。

16、在一个可能的设计中，在所述n个事件记录模块中的第一个事件记录模块包括有与所述多个第一d触发器一一对应的多个第二d触发器，并针对在所述多个第二d触发器中的各个第二d触发器，对应的输入端连接对应触发器的输出端，对应的时钟信号输入端连接所述低速处理时钟模块的时钟信号输出端；

17、在所述n个事件记录模块中的第n个事件记录模块包括有第二延时单元和与所述多个第一d触发器一一对应的多个第三d触发器，其中，n表示大于等于2且小于等于n的正整数，所述第二延时单元用于对输入信号延迟(n-1)/f后输出，f表示所述高速采样时钟信号的信号频率；

18、所述第二延时单元的输入端连接所述低速处理时钟模块的时钟信号输出端，并针对在所述多个第二d触发器中的各个第二d触发器，对应的输入端连接对应触发器的输出端，对应的时钟信号输入端连接所述第二延时单元的输出端。

19、在一个可能的设计中，所述第二延时单元包括有依次串联的多个反相器。

20、在一个可能的设计中，所述高速采样时钟信号的信号频率为500mhz，n为2，所述低速采样时钟信号的信号频率为250mhz。

21、在一个可能的设计中，所述高速采样时钟信号的信号频率为900mhz，n为3，所述低速采样时钟信号的信号频率为300mhz。

22、在一个可能的设计中，还包括有分别连接所述低速处理时钟模块和所述事件组合模块的应用运算模块，其中，所述应用运算模块用于以所述低速采样时钟信号的信号频率为处理工作频率，周期性地根据所述最终时间信息进行至少一种具体应用运算，得到与所述至少一种具体应用运算一一对应的至少一种具体应用运算结果。

23、在一个可能的设计中，所述至少一种具体应用运算包括有延时链具体时间计算、延时链校正计算和/或边沿跳变事件延时计算。

24、在一个可能的设计中，还包括有连接所述应用运算模块的上位机，其中，所述应用运算模块还用于将所述至少一种具体应用运算结果组包传送至所述上位机。

25、上述方案的有益效果：

26、(1)本发明创造性提供了一种在达成低死时间目的同时能够降低时序不能满足要求风险的新方案，即包括有延时链、高速采样时钟模块、事件获取模块、多个事件记录模块、低速处理时钟模块和事件组合模块，其中，所述事件获取模块用于在高速采样工作频率下周期性地对所述延时链进行采样处理以得到数据流，所述多个事件记录模块用于分别轮流记录来自所述事件获取模块的所述数据流，所述事件组合模块用于在低速处理工作频率下周期性地同步读取在所述多个事件记录模块中记录的多个所述数据流，并根据这多个所述数据流组合得到最终时间信息，如此由于在数据采样部分是高频工作，而在数据处理部分仍然是低频工作，使得可在达成低死时间目的同时通过以处理资源换时间方式来降低在fpga布局布线时存在时序不能满足要求的风险，便于实际应用和推广。