时间数字转换器及其时间余量提取电路的制作方法

本发明涉及集成电路，特别涉及一种时间数字转换器及其时间余量提取电路。

背景技术：

1、时间数字转换器(tdc，time to digital convertor)，是在电子仪器仪表或信号处理当中将连续的模拟量-时间转换成离散的数字量的仪器。tdc的主要功能是对start和stop两个信号上升沿之间的时间间隔(脉冲宽度)进行量化，转化成数字码的形式并输出。

2、图1示出了根据现有技术的时间数字转换器的结构示意图。参加图1，输入信号为起始信号start、终止信号stop。当起始信号start上升沿到来时，信号开始在延时链中传输，以依次得到第一个d触发器至第n(n＞1，例如为64)个触发器的输入信号dll1<1>-dll1<n>；当终止信号stop上升沿到来时，即d触发器的时钟有效沿到来，n个d触发器分别对输入信号dll1<1>-dll1<n>进行采样，并输出一组温度计码q1-qn，再利用温度计码转换器将温度计码转换成二进制码。但是，当输入信号dll1<i>的上升沿和终止信号stop的上升沿之间的时间间隔小于延时单元τ的延时时间t0时，tdc无法对时间间隔进行量化，导致量化误差较大，性能较差。

3、因此，有待提出一种时间余量提取电路，以对粗量化时tdc无法量化的时间余量进行提取。

技术实现思路

1、鉴于上述问题，本发明的目的在于提供一种时间数字转换器及其时间余量提取电路，从而提高时间数字转换器的测量精度，以及时间数字转换器的连续测量能力。

2、根据本发明的一方面，提供一种用于时间数字转换器的时间余量提取电路，所述时间数字转换器包括依次排列的多个d触发器，第一起始信号经延时链分别提供多个输入信号至所述多个d触发器的输入端，第一终止信号提供至多个d触发器的置位端，所述时间余量提取电路包括：多个时间余量提取单元，与所述时间数字转换器的多个d触发器一一对应；第一或门，具有多个输入端和一个输出端，多个输入端分别接收多个所述时间余量提取单元的第一输出信号，输出端提供第二起始信号；第二或门，具有多个输入端和一个输出端，多个输入端分别接收多个所述时间余量提取单元的第二输出信号，输出端提供第二终止信号，其中，每个所述时间余量提取单元包括：第一触发器，输入端接收第一输入信号，置位端接收所述第一终止信号；第二触发器，输入端接所述第一触发器的输出端，置位端接经第一延时单元延时的所述第一输入信号，输出端提供所述第一输出信号；第三触发器，输入端接所述第一触发器的输出端，置位端接经第二延时单元延时的第二输入信号，输出端提供所述第二输出信号，第一伪触发器，输入端和输出端悬空，置位端接所述第一触发器的输入端；第二伪触发器，置位端和输出端悬空，输入端接所述第二触发器的置位端。

3、可选地，所述第一延时单元和所述第二延时单元的延时时间相同。

4、可选地，所述第一至第三触发器的输出延时时间相同，所述第一延时单元和所述第二延时单元的延时时间等于所述触发器的输出延时时间。

5、可选地，其中，所述第一延时单元包括第四触发器，输入端接电源电压，置位端作为所述第一延时单元的输入端接所述第一输入信号，输出端接所述第二触发器的置位端。

6、可选地，所述第二延时单元包括第五触发器，输入端接电源电压，置位端作为所述第二延时单元的输入端接所述第二输入信号，输出端接所述第三触发器的置位端。

7、可选地，第一个d触发器对应的时间余量提取单元的第一输入信号为电源电压，其余所述时间余量提取单元的第一输入信号为其对应的d触发器的输入信号。

8、可选地，最后一个d触发器对应的时间余量提取单元的第二输入信号为第一个d触发器的输入信号，其余时间余量提取单元的第二输入信号为其对应的d触发器的下一个d触发器的输入信号。

9、可选地，所述第二起始信号和第二终止信号的时间间隔表征未被所述时间数字转换电路量化的时间余量。

10、根据本发明的另一方面，提供一种时间数字转换器，包括依次排列的多个d触发器，第一起始信号经延时链分别提供多个输入信号至多个d触发器的输入端，第一终止信号提供至多个d触发器的置位端；温度计码转换器，用于将多个d触发器的输出信号转换成二进制码；以及如上升所述的时间余量提取电路，用于提取未被所述温度计码转换器转换的时间余量。

11、可选地，相邻两个d触发器的输入信号出现上升沿的时间间隔相同。

12、本发明提供的时间数字转换器及其时间余量提取电路，时间余量提取电路包括多个与时间数字转换器的d触发器一一对应的多个时间余量提取单元，每个时间余量提取单元包括第一触发器，以及输入端与第一触发器的输出端连接的第二触发器和第三触发器。第一触发器的输入端和置位端分别与第一伪触发器的置位端和第二触发器的输入端连接，可以使得第一触发器的输入端和置位端同时驱动，降低第一触发器的建立时间，以改善第一终止信号上升沿出现在输入信号前后时，第一触发器和第二触发器无法满足建立时间的情况出现。此外，第二触发器和第三触发器的输入端均采用触发器进行延时，提高了时间数字转换器的测量精度，且保证了时间余量提取电路无死区时间，提高了时间数字转换器的连续测量能力。

技术特征：

1.一种用于时间数字转换器的时间余量提取电路，所述时间数字转换器包括依次排列的多个d触发器，第一起始信号经延时链分别提供多个输入信号至所述多个d触发器的输入端，第一终止信号提供至多个d触发器的置位端，所述时间余量提取电路包括：

2.根据权利要求1所述的时间余量提取电路，其中，所述第一延时单元和所述第二延时单元的延时时间相同。

3.根据权利要求2所述的时间余量提取电路，其中，所述第一至第三触发器的输出延时时间相同，所述第一延时单元和所述第二延时单元的延时时间等于所述触发器的输出延时时间。

4.根据权利要求3所述的时间余量提取电路，其中，所述第一延时单元包括：

5.根据权利要求3所述的时间余量提取电路，其中，所述第二延时单元包括：

6.根据权利要求1所述的时间余量提取电路，其中，第一个d触发器对应的时间余量提取单元的第一输入信号为电源电压，其余所述时间余量提取单元的第一输入信号为其对应的d触发器的输入信号。

7.根据权利要求1所述的时间余量提取电路，其中，最后一个d触发器对应的时间余量提取单元的第二输入信号为第一个d触发器的输入信号，其余时间余量提取单元的第二输入信号为其对应的d触发器的下一个d触发器的输入信号。

8.根据权利要求1所述的时间余量提取电路，其中，所述第二起始信号和第二终止信号的时间间隔表征未被所述时间数字转换电路量化的时间余量。

9.一种时间数字转换器，包括：

10.根据权利要求9所述的时间余量提取电路，其中，相邻两个d触发器的输入信号出现上升沿的时间间隔相同。

技术总结本发明公开了一种时间数字转换器及其时间余量提取电路，包括多个时间余量提取单元；第一或门，多个输入端分别接收多个时间余量提取单元的第一输出信号，输出端提供第二起始信号；第二或门，多个输入端分别接收多个时间余量提取单元的第二输出信号，输出端提供第二终止信号，每个时间余量提取单元包括第一触发器，输入端接第一输入信号和第一伪触发器的置位端，置位端接第一终止信号和第二伪触发器的输入端；第二触发器，根据第一触发器的输出信号和第一输入信号提供第一输出信号；第三触发器，根据第一触发器的输出信号和第二输入信号提供第二输出信号，从而提高时间数字转换器的测量精度，以及时间数字转换器的连续测量能力。技术研发人员：赵俊杰,王浩,李宪受保护的技术使用者：锐泰微（北京）电子科技有限公司技术研发日：技术公布日：2024/4/17