一种延时调整方法、存储芯片架构和半导体存储器与流程

本公开涉及集成电路领域，尤其涉及一种延时调整方法、存储芯片架构和半导体存储器。

背景技术：

1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。

2、在数据双倍速率传输的设计中，增加了片内终结(on die termination，odt)路径。简单来说，终结电阻(termination resistance，rtt)的阻值是可以切换的，如何切换需要遵循一定的时序。例如，存储器芯片上的odt引脚(pin)的状态可以控制rtt的值。

3、然而，增加的信号路径也带来了难以同步的问题，提高了信号传输错误的风险。

技术实现思路

1、有鉴于此，本公开实施例提供了一种延时调整方法、存储芯片架构和半导体存储器，能够使不同信号路径同步，降低芯片中信号传输错误的风险。

2、本公开实施例的技术方案是这样实现的：

3、本公开实施例提供了一种延时调整方法，包括：

4、测量第一信号路径的第一延时；

5、基于所述第一延时，解码出对应的延时周期数；所述延时周期数表征所述第一延时与时钟周期的比值；

6、基于所述延时周期数，控制第二信号路径的第二延时为所述时钟周期的整数倍。

7、上述方案中，所述第二信号路径包括至少一个负载单元，所述第二延时包括可调延时；所述基于所述延时周期数，控制第二信号路径的第二延时为所述时钟周期的整数倍，包括：基于所述延时周期数，激活所述至少一个负载单元中对应的第一负载单元，改变所述第一负载单元的电负载值，以调整所述可调延时，从而控制所述第二延时为所述时钟周期的整数倍。

8、上述方案中，所述基于所述延时周期数，激活所述至少一个负载单元中对应的第一负载单元，包括：基于所述延时周期数，生成对应的负载激活信号；将所述负载激活信号传输到所述第一负载单元，以激活所述第一负载单元。

9、上述方案中，所述第二信号路径还包括至少一个移位寄存器，所述第二延时还包括移位延时；所述基于所述延时周期数，控制第二信号路径的第二延时为所述时钟周期的整数倍，还包括：基于所述延时周期数，控制所述至少一个移位寄存器调整所述移位延时，以控制所述第二延时为所述时钟周期的目标整数倍。

10、本公开实施例还提供了一种存储芯片架构，所述存储芯片架构包括：第一信号路径、第二信号路径和延时调整装置；所述延时调整装置包括：

11、延时测量单元，被配置为测量所述第一信号路径的第一延时；

12、延时解码单元，被配置为接收所述第一延时，基于所述第一延时，解码出对应的延时周期数；所述延时周期数表征所述第一延时与时钟周期的比值；

13、自对齐控制单元，被配置为接收所述延时周期数，基于所述延时周期数，控制所述第二信号路径的第二延时为所述时钟周期的整数倍。

14、上述方案中，所述自对齐控制单元，还被配置为基于所述延时周期数，生成对应的负载激活信号。

15、上述方案中，所述第二信号路径包括：延时控制模块；所述延时控制模块，被配置为控制所述第二信号路径的第二延时与时钟周期同步；

16、所述延时控制模块包括：至少一个负载单元；所述至少一个负载单元的负载连接端连接于所述延时控制模块中主路径的任意位置；所述至少一个负载单元，被配置为受到对应的所述负载激活信号的触发而激活，改变电负载值，以调整所述第二延时中的可调延时。

17、上述方案中，所述负载单元包括：输入子单元，被配置为接收所述负载激活信号，基于所述负载激活信号生成两个控制信号；电容子单元，连接所述输入子单元，被配置为受到所述两个控制信号的触发而激活，改变所述负载单元的电负载值。

18、上述方案中，所述输入子单元包括：第一反相器，用于接收所述负载激活信号，输出所述两个控制信号中的第一控制信号；第二反相器，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器用于输出所述两个控制信号中的第二控制信号。

19、上述方案中，所述电容子单元包括：第一mos管，所述第一mos管的源极和漏极均连接所述第一反相器的输出端；第二mos管，所述第二mos管的源极和漏极均连接所述第二反相器的输出端，所述第二mos管的栅极连接所述第一mos管的栅极并共同作为所述负载单元的所述负载连接端。

20、上述方案中，所述第一mos管为nmos管，所述第二mos管为pmos管。

21、上述方案中，所述第二信号路径为片内终结路径；所述第二信号路径还包括：接收器，被配置为接收片内终结引脚信号和时钟信号；使能模块，连接所述接收器，被配置为控制所述第二信号路径的工作状态；至少一个移位寄存器，连接所述使能模块和所述延时控制模块，被配置为生成并调整所述第二延时中的移位延时；终结电阻控制模块，连接所述延时控制模块，被配置为控制终结电阻阻值的切换。

22、上述方案中，所述第一信号路径为延迟锁相环路径。

23、本公开实施例还提供了一种半导体存储器，所述半导体存储器包括上述方案中的存储芯片架构。

24、上述方案中，所述半导体存储器为同步动态随机存储器sdram芯片。

25、上述方案中，所述同步动态随机存储器sdram芯片符合ddr4内存规格。

26、由此可见，本公开实施例提供了一种延时调整方法、存储芯片架构和半导体存储器，能够测量第一信号路径的第一延时，并基于第一延时，解码出对应的延时周期数，其中，延时周期数表征第一延时与时钟周期的比值，而后，基于延时周期数，控制第二信号路径的第二延时为时钟周期的整数倍。这样，对标于第一延时的延时周期数，对第二延时进行调整，使第二延时与时钟周期的比值为整数。这样，使不同信号路径得以同步，从而，可以使得芯片延时满足设计要求，降低了芯片中信号传输错误的风险。

技术特征：

1.一种延时调整方法，其特征在于，所述方法包括：

2.根据权利要求1所述的延时调整方法，其特征在于，所述第二信号路径包括至少一个负载单元，所述第二延时包括可调延时；所述基于所述延时周期数，控制第二信号路径的第二延时为所述时钟周期的整数倍，包括：

3.根据权利要求2所述的延时调整方法，其特征在于，所述基于所述延时周期数，激活所述至少一个负载单元中对应的第一负载单元，包括：

4.根据权利要求2所述的延时调整方法，其特征在于，所述第二信号路径还包括至少一个移位寄存器，所述第二延时还包括移位延时；所述基于所述延时周期数，控制第二信号路径的第二延时为所述时钟周期的整数倍，还包括：

5.一种存储芯片架构，其特征在于，所述存储芯片架构包括：第一信号路径、第二信号路径和延时调整装置；所述延时调整装置包括：

6.根据权利要求5所述的存储芯片架构，其特征在于，

7.根据权利要求6所述的存储芯片架构，其特征在于，所述第二信号路径包括：延时控制模块；

8.根据权利要求7所述的存储芯片架构，其特征在于，所述负载单元包括：

9.根据权利要求8所述的存储芯片架构，其特征在于，所述输入子单元包括：

10.根据权利要求9所述的存储芯片架构，其特征在于，所述电容子单元包括：

11.根据权利要求10所述的存储芯片架构，其特征在于，所述第一mos管为nmos管，所述第二mos管为pmos管。

12.根据权利要求7所述的存储芯片架构，其特征在于，所述第二信号路径为片内终结路径；所述第二信号路径还包括：

13.根据权利要求5至12任一项所述的存储芯片架构，其特征在于，所述第一信号路径为延迟锁相环路径。

14.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求5至13任一项所述的存储芯片架构。

15.根据权利要求14所述的半导体存储器，其特征在于，所述半导体存储器为同步动态随机存储器sdram芯片。

16.根据权利要求15所述的半导体存储器，其特征在于，所述同步动态随机存储器sdram芯片符合ddr4内存规格。

技术总结本公开实施例公开了一种延时调整方法、存储芯片架构和半导体存储器，方法包括：测量第一信号路径的第一延时；基于第一延时，解码出对应的延时周期数，其中，延时周期数表征第一延时与时钟周期的比值；基于延时周期数，控制第二信号路径的第二延时为时钟周期的整数倍。本公开能够使不同信号路径同步，降低芯片中信号传输错误的风险。技术研发人员：张宏广受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/15