一种移位寄存器电路的制作方法

本发明属于移位寄存器领域，尤其涉及一种移位寄存器电路。

背景技术：

1、随着显示技术的不断进步，近年来的显示器发展呈现出高集成度和低成本的特点。goa(gate driver on array)技术的量产化应用是其中一项非常重要的技术创新。该技术通过将像素电路的tft栅极开关电路集成在显示面板的阵列基板上，形成对显示面板的扫描驱动，从而实现省掉栅极驱动集成电路部分，从材料成本和制作工艺两方面降低产品成本，同时还能提高显示面板的美观设计和对称性。此外，goa电路还省去了gate方向绑定bonding的工艺，从而提高了产能和良率。这种利用goa技术集成在阵列基板上的栅极开关电路也称为goa电路或移位寄存器电路。

2、现在行业常用到的scan goa电路，它的特点是后一个输出信号是前一个输出信号的移位，同时这两个输出信号在同一时刻上不会同时出现有效电平，而随着显示技术的发展，如要求显示屏低频下工作不闪烁，往往需要对像素电路进行创新改造，相应地，它所用的scan goa电路也需要发生变化，可能要求相邻两个输出信号在一些时间段内同时出现有效电平(低电平)。因此，迫切需要一种这样的goa电路，既能使相邻两个输出信号在一些时间段内同时出现有效电平，又能稳定输出像素电路所需要的栅极开关信号。

技术实现思路

1、为实现上述目的，本发明提供了如下方案：一种移位寄存器电路，包括：

2、若干个移位寄存器电路单元；

3、其中，每个所述移位寄存器电路单元包括信号输入端、第一时钟输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端、信号输出端；

4、第一个所述移位寄存器电路单元的信号输入端用于接收外部stv信号；

5、所述第一时钟输入端、第二时钟输入端、第三时钟输入端、第四时钟输入端分别对应接收第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号；

6、所述信号输出端用于输出驱动扫描信号；

7、前一个所述移位寄存器电路单元输出的驱动扫描信号作为后一个所述移位寄存器电路单元的输入信号。

8、优选地，所述移位寄存器电路单元包括晶体管、电容；

9、其中，所述晶体管包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；

10、所述电容包括第一电容、第二电容、第三电容；

11、所述第一晶体管、第二晶体管、第四晶体管、第十一晶体管、第十二晶体管依次连接；

12、所述第三晶体管分别与所述第二晶体管、第四晶体管连接；

13、所述第五晶体管分别与所述第四晶体管、第十二晶体管连接；

14、所述第六晶体管与所述第七晶体管连接；

15、所述第八晶体管分别与所述第三晶体管、第四晶体管、第六晶体管、第七晶体管连接；

16、所述第九晶体管与所述第十晶体管连接；

17、所述第十晶体管分别与所述第十一晶体管、第十二晶体管连接；

18、所述第一电容的第一端耦接于第三时钟输入端与第八晶体管之间，第二端耦接于第六晶体管、第七晶体管、第八晶体管的第一交点；

19、所述第二电容的第一端耦接于第十一晶体管上，第二端耦接于第十一晶体管与第四晶体管之间；

20、所述第三电容的第一端耦接于信号输出端、第十晶体管、第十一晶体管、第十二晶体管的第二交点，第二端耦接于第一晶体管、第五晶体管、第十二晶体管的第三交点。

21、优选地，所述移位寄存器电路单元的输入输出过程包括，

22、p0阶段：所述第一时钟信号为低电平，第七晶体管开启，第二时钟信号为低电平，第一交点为低电平；

23、p1阶段：之后所述第七晶体管关闭，第三时钟信号由高电平转为低电平，通过所述第一电容耦合将第一交点的电平拉低到比原来更低的电平；

24、所述第三时钟信号为低电平，第三晶体管和第八晶体管开启，则第二晶体管、第三晶体管、第四晶体管、第八晶体管的第四交点为低电平；

25、所述第三时钟信号为低电平，第一晶体管开启，信号输入端为高电平，则第三交点为高电平；

26、所述第十一晶体管开启，则信号输出端输出高电平。

27、优选地，所述移位寄存器电路单元的输入输出过程包括，

28、p2阶段：所述第四时钟信号为低电平，第六晶体管开启，则第一交点为高电平；

29、所述信号输入端为低电平，第三时钟信号为低电平，第二晶体管和第三晶体管开启，则第四交点为低电平；

30、所述第十晶体管连接下一级移位寄存器电路单元的第四交点，为低电平；

31、所述第三时钟信号为低电平，第一晶体管开启，信号输入端为低电平，则第三交点为低电平；

32、所述第十一晶体管和第十二晶体管开启，则信号输出端输出高电平。

33、优选地，所述移位寄存器电路单元的输入输出过程包括，

34、p3阶段：所述第一时钟信号和第四时钟信号都为低电平，第六晶体管和第七晶体管都开启，则第一交点为高电平；

35、所述信号输入端为低电平，第二晶体管开启，第三时钟信号为高电平，则第四交点为高电平；所述第十晶体管电平等于p2阶段第四交点的低电平；

36、所述第三时钟信号为高电平，第一晶体管关闭，第三交点保持p2阶段的低电平，所述第十二晶体管导通，第一时钟信号由高电平转为低电平，信号输出端由高电平转为低电平，通过第三电容耦合将第一交点的电平拉低到比原先更低的电平；

37、所述第十二晶体管进一步导通，信号输出端输出低电平。

38、优选地，所述移位寄存器电路单元的输入输出过程包括，

39、p4阶段：所述第一时钟信号为低电平，第七晶体管开启，第二时钟信号为低电平，则第一交点为低电平；

40、所述第八晶体管开启，第三时钟信号为高电平，则第四交点为高电平；所述第十晶体管电平等于p3阶段第四交点的高电平；

41、所述第三时钟信号为高电平，第一晶体管关闭，第一时钟信号的电平继续保持低电平，则第三交点电平同样与p3阶段保持一致；

42、所述第十二晶体管开启，信号输出端输出低电平。

43、优选地，所述移位寄存器电路单元的输入输出过程包括，

44、p5阶段：所述第一时钟信号和第四时钟信号都为高电平，第六晶体管和第七晶体管都关闭，第三时钟信号由高电平转为低电平，通过第一电容耦合将第一交点的电平拉低到比原先更低的电平；

45、所述第八晶体管开启，第三时钟信号电平变为低电平，则第四交点电平为低电平；所述第十晶体管电平等于p4阶段第四交点的高电平；

46、所述第三时钟信号为低电平，第一晶体管开启，信号输入端为高电平，则第三交点为高电平；

47、所述第十一晶体管开启，信号输出端输出高电平。

48、优选地，所述移位寄存器电路单元的输入输出过程包括，

49、p6阶段：所述第四时钟信号为低电平，第六晶体管开启，则第一交点为高电平；

50、所述第三时钟信号为低电平，第三晶体管开启，则第四交点电平为低电平；所述第十晶体管电平等于p5阶段第四交点的低电平；

51、所述第一晶体管导通，信号输入端为高电平，则第三交点电平为高电平；

52、所述第十一晶体管开启，信号输出端输出高电平。

53、优选地，所述移位寄存器电路单元的输入输出过程包括，

54、p7阶段：所述第一时钟信号为低电平，第六晶体管和第七晶体管都开启，则第一交点为高电平；

55、所述信号输入端和第三时钟信号为高电平，第二晶体管、第三晶体管和第八晶体管截止，基于所述第二电容的稳压，第四交点电平保持p7阶段的低电平；

56、所述第十晶体管电平等于p7阶段第四交点的低电平；

57、所述第一时钟信号为低电平，第四晶体管和第五晶体管开启，则第三交点电平为高电平；

58、所述第十一晶体管开启，信号输出端输出高电平。

59、优选地，所述移位寄存器电路单元的输入输出过程包括，

60、p8阶段：所述第一时钟信号为低电平，第七晶体管开启，第二时钟信号为低电平，则第一交点为低电平；

61、所述第八晶体管开启，第三时钟信号为高电平，则第四交点为高电平；

62、所述第十晶体管电平等于p7阶段第四交点的低电平；

63、所述第三时钟信号为高电平，第一晶体管关闭，基于所述第三电容的稳压，第三交点电平保持p7阶段的高电平；

64、所述第二时钟信号为低电平，第九晶体管和第十晶体管开启，信号输出端输出高电平。

65、与现有技术相比，本发明具有如下优点和技术效果：

66、本发明通过设计若干个移位寄存器电路单元而形成的移位寄存器电路，将上一个移位寄存器电路单元的输出out端接入下一个移位寄存器电路单元的in端，来对电路单元的输出进行移位，既能使相邻两个输出信号在一些时间段内同时出现有效电平，又能稳定输出像素电路所需要的栅极开关信号，来供给各行像素电路进行使用。