一种工作于从模式的数字播放器设计电路的制作方法

本技术涉及音频解码领域，特别是一种工作于从模式的数字播放器设计电路。

背景技术：

1、数字媒体(音频/视频)播放器常规的电路结构如附图1所示：由数字媒体的解码电路和音频信号的数模转换电路(dac)两大部分组成。解码电路和数模转换电路之间通过i2s信号协议传输数据，i2s信号的时钟和数据都是由解码电路产生，并向数模转换电路发送。因此解码电路工作于i2s主模式，数模转换电路工作于从模式。

2、这种设计的缺点在于：解码电路和数模转换电路之间需要4条信号线，在mclk信号线省掉的情况下，还至少需要3条信号线。另外，解码电路提供的时钟信号(mclk/bclk)有较大的时基抖动(jitteer)，对数模转换电路输出的音质有较大的影响。

技术实现思路

1、针对现有技术中，解码电路和数模转换电路之间需要4条信号线，增加了信号线使用的问题，本实用新型提出了一种工作于从模式的数字播放器设计电路。

2、本实用新型的技术方案为，提出了一种工作于从模式的数字播放器设计电路，包括解码电路和数模转换电路，所述解码电路包括数字媒体解码soc、以及与所述数字媒体解码soc连接的锁相环pll和压控振荡器vco；

3、所述数模转换电路包括音频dac芯片、以及与所述音频dac芯片连接的时钟分频器；

4、在所述解码电路和所述数模转换电路之间仅连接有两条数据线，分别为用于所述数字媒体解码soc向所述音频dac芯片传输音频数据的第一信号线、以及用于所述时钟分频器向所述锁相环pll传输时钟同步信号的第二信号线。

5、进一步，所述解码电路和所述数模转换电路之间通过i2s协议传输数据。

6、进一步，还包括与所述时钟分频器连接的晶振，在所述音频dac芯片上还包括多个用于接收时钟信号mclk、时钟信号bclk、时钟信号lrck的信号接口；

7、所述时钟信号mclk、所述时钟信号bclk、所述时钟信号lrck均由本地时钟信号经过所述晶振、以及所述时钟分频器分频后得到。

8、与现有技术相比，本实用新型至少具有如下有益效果：

9、1、本实用新型将时钟分频器设置在数模转换电路中，能够使音频dac芯片直接从本地时钟信号中获取时钟信号，无需再通过解码电路向数模转换电路传输时钟信号，使本实用新型仅需要两条数据线即可完成正常工作，相比于传统的技术方案，节省了信号线的使用；

10、2、本实用新型中音频dac芯片直接通过晶振和时钟分频器得到的时钟信号mclk、时钟信号bclk、时钟信号lrck，能够有效抑制i2s时钟的抖动，提升了音频dac芯片输出的音质。

技术特征：

1.一种工作于从模式的数字播放器设计电路，包括解码电路和数模转换电路，其特征在于，所述解码电路包括数字媒体解码soc、以及与所述数字媒体解码soc连接的锁相环pll和压控振荡器vco；

2.根据权利要求1所述的数字播放器设计电路，其特征在于，所述解码电路和所述数模转换电路之间通过i2s协议传输数据。

3.根据权利要求1所述的数字播放器设计电路，其特征在于，还包括与所述时钟分频器连接的晶振，在所述音频dac芯片上还包括多个用于接收时钟信号mclk、时钟信号bclk、时钟信号lrck的信号接口；

技术总结本技术公开了一种工作于从模式的数字播放器设计电路，包括解码电路和数模转换电路，所述解码电路包括数字媒体解码SOC、以及与所述数字媒体解码SOC连接的锁相环PLL和压控振荡器VCO；所述数模转换电路包括音频DAC芯片、以及与所述音频DAC芯片连接的时钟分频器；在所述解码电路和所述数模转换电路之间仅连接有两条数据线，分别为用于所述数字媒体解码SOC向所述音频DAC芯片传输音频数据的第一信号线、以及用于所述时钟分频器向所述锁相环PLL传输时钟同步信号的第二信号线。与现有技术相比，本技术在解码电路和数模转换电路之间只需要两条信号线，节省了信号线的使用。技术研发人员：郭海涛受保护的技术使用者：深圳市摩雅电子有限公司技术研发日：20230427技术公布日：2024/1/15