具有电源稳定测试机制的多核处理电路及其测试方法与流程

本发明涉及电路测试技术，尤其涉及一种具有电源稳定测试机制的多核处理电路及其测试方法。

背景技术：

1、多核处理电路是在一个计算元件中加入两个或以上的独立实体中央处理单元，以分别独立地执行程序指令，利用平行计算的能力加快程序的执行速度。

2、对应于处理电路，存储器内建自我测试电路是重要的测试元件，在减少对外部测试设备的依赖下进行自我测试。然而，对于多核处理电路来说，各个核心处理电路均需要根据内部的存储器内建自我测试电路进行自我测试。如果多核处理电路的电源因为过多电路进行测试造成电压下降，将容易使测试的信号电平也跟着下降，造成错误的结果。

技术实现思路

1、鉴于现有技术的问题，本发明的一目的在于提供一种具有电源稳定测试机制的多核处理电路及其测试方法，以改善现有技术。

2、本发明包含一种具有电源稳定测试机制的多核处理电路，包含：多个按序排列的核心处理电路以及自我测试排程电路。核心处理电路分别设置有存储器内建自我测试电路。自我测试排程电路配置以接收主驱动信号，据以按序每隔延迟时间以信号交握方式驱动核心处理电路其中之一的存储器内建自我测试电路进行自我测试，其中被驱动的其中之一核心处理电路在延迟时间具有位于预设范围的平均电源汲取量。

3、本发明还包含一种具有电源稳定测试机制的多核处理电路测试方法，应用于多核处理电路中，多核处理电路包含多个按序排列且分别设置有存储器内建自我测试电路的核心处理电路以及自我测试排程电路。多核处理电路测试方法包含下列步骤。由自我测试排程电路接收主驱动信号；以及由自我测试排程电路据以按序每隔延迟时间以信号交握方式驱动核心处理电路其中之一的存储器内建自我测试电路进行自我测试，其中被驱动的其中之一核心处理电路在延迟时间具有位于预设范围的平均电源汲取量。

4、有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

技术特征：

1.一种具有电源稳定测试机制的多核处理电路，包含：

2.如权利要求1所述的多核处理电路，其中该信号交握方式配置以由该自我测试排程电路传送一个别驱动信号至所述多个核心处理电路其中之一的存储器内建自我测试电路以进行驱动，并使该自我测试排程电路接收到该存储器内建自我测试电路产生的一回传信号后传送该个别驱动信号至所述多个核心处理电路中的下一个核心处理电路的存储器内建自我测试电路以进行驱动，直到所有所述多个核心处理电路的存储器内建自我测试电路均被驱动为止；

3.如权利要求2所述的多核处理电路，其中该存储器内建自我测试电路在一预设测试阶段结束后产生该回传信号。

4.如权利要求3所述的多核处理电路，其中该自我测试排程电路使所述多个核心处理电路的存储器内建自我测试电路自该延迟时间的长度为零开始进行测试，在判断测试失败时逐步调增该延迟时间的长度，并在判断测试成功时设置该延迟时间对应的一测试阶段为该预设测试阶段。

5.如权利要求1所述的多核处理电路，其中该平均电源汲取量由一平均电源压降决定。

6.一种具有电源稳定测试机制的多核处理电路测试方法，应用于一多核处理电路中，该多核处理电路包含按序排列且分别设置有一存储器内建自我测试电路的多个核心处理电路以及一自我测试排程电路，该多核处理电路测试方法包含：

7.如权利要求6所述的多核处理电路测试方法，其中该信号交握方式还包含：

8.如权利要求7所述的多核处理电路测试方法，还包含：

9.如权利要求8所述的多核处理电路测试方法，还包含：

10.如权利要求6所述的多核处理电路测试方法，其中该平均电源汲取量由一平均电源压降决定。

技术总结一种具有电源稳定测试机制的多核处理电路及其测试方法，所述多核处理电路包含：多个按序排列的核心处理电路以及自我测试排程电路。核心处理电路分别设置有存储器内建自我测试电路。自我测试排程电路配置以接收主驱动信号，据以按序每隔延迟时间以信号交握方式驱动核心处理电路其中之一的存储器内建自我测试电路进行自我测试，其中被驱动的其中之一核心处理电路在延迟时间具有位于预设范围的最大平均电源汲取量。技术研发人员：黄清风,罗宇诚受保护的技术使用者：瑞昱半导体股份有限公司技术研发日：技术公布日：2024/1/15